本申请涉及显示技术领域，具体而言，本申请涉及一种阵列基板潜在故障激发及检测方法、显示面板及显示装置。
背景技术：
有机发光二极管(organiclight-emittingdiode，oled)产品具有轻薄、亮度高、功耗低、柔性好等优点，因此具有良好的应用前景。制约oled产品发展的主要原因是oled的生产成本较高，而造成oled生产成本较高的主要原因是蒸镀制程的成本高。因此，需要对阵列基板进行测试，以避免存在故障的阵列基板进入到蒸镀制程。
针对阵列基板goa(gatedriveonarray，阵列基板栅极驱动)区域的信赖性测试，是阵列基板的重要测试之一。goa区域存在的实际故障很容易在信赖性测试中检测出来，但存在的潜在故障，由于潜在故障在没有恶化而转变为实际故障之前，不会引发功能性问题，因此，潜在故障难以在信赖性测试中检测出来。
这些潜在故障随时可能在后续制程或oled产品的使用中转变为实际故障。这些存在潜在故障的阵列基板进入后续制程，一方面会造成资源的浪费，使得生产成本增加，另一方面这些存在潜在故障的oled产品的使用寿命远低于正常的oled产品，并不适宜流入市场。
技术实现要素：
本申请针对现有方式的缺点，提出一种阵列基板潜在故障激发及检测方法、显示面板及显示装置，用以解决现有技术存在的阵列基板goa区域的潜在故障无法在goa的信赖性测试中检测出来的技术问题。
第一个方面，本申请实施例提供了一种阵列基板潜在故障激发方法，所述阵列基板包括栅极驱动区域，所述栅极驱动区域包括导电层和绝缘层，所述导电层和所述绝缘层形成栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存单元，所述移位寄存单元包括第一检测点、第二检测点以及连接在所述第一检测点和所述第二检测点之间的子电路，其特征在于，所述阵列基板的潜在故障激发方法包括：
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，若所述子电路不存在潜在故障，则所述子电路不导通以防止所述预定压差损坏所述阵列基板，若所述子电路存在潜在故障，则所述潜在故障在所述预定压差的作用下被激发为实际故障以实现对所述阵列基板的潜在故障的激发。
可选地，所述潜在故障包括：所述绝缘层的潜在裂纹、所述导电层的潜在裂纹和/或位于所述导电层和所述绝缘层之间的颗粒物；所述实际故障包括：所述绝缘层的潜在裂纹恶化所导致的所述子电路短路、所述导电层的潜在裂纹恶化所导致是所述子电路的断路、和/或位于所述导电层和所述绝缘层之间的颗粒物使得所述绝缘层开裂所导致的所述子电路短路。
可选地，所述预定压差范围为10v～70v。
可选地，所述预设时长为10s～30s。
可选地，所述阵列基板还包括位于显示区的扫描信号线，所述移位寄存单元还包括输出控制端和至少一个信号输出端，所述子电路包括输出控制子电路，所述输出控制子电路包括至少一个输出控制薄膜晶体，所述输出控制薄膜晶体的栅极与所述输出控制端电连接，所述输出控制薄膜晶体管的漏极与所述信号输出端连接，所述信号输出端与所述扫描信号线连接，若所述子电路不存在潜在故障，则所述子电路不导通以防止所述预定压差损坏所述阵列基板，包括：
若所述子电路不存在潜在故障，则所述输出控制薄膜晶体管不导通以使所述信号输出端不向所述扫描信号线输出信号。
可选地，所述移位寄存单元包括上拉节点、电源电压输入端以及连接在所述上拉节点和所述电源电压输入端之间的第一子电路，所述第一子电路包括至少一个第一薄膜晶体管和至少一个第一控制端，其中，所述第一控制端与所述第一薄膜晶体管的栅极电连接，所述第一薄膜晶体管的源极和漏极分别与所述上拉节点和所述电源电压输入端电连接；
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，包括：
在第一预设时长内，将所述上拉节点与所述电源电压输入端之间的压差设置为第一预设压差；
在所述第一控制端输入悬空信号，以使所述第一薄膜晶体管处于断开状态，若所述第一子电路不存在潜在故障，则所述第一薄膜晶体管的断开使所述第一子电路不导通，若所述第一子电路存在潜在故障，则所述潜在故障在所述第一预定压差的作用下被激发为实际故障。
可选地，所述移位寄存单元还包括与所述上拉节点电连接的上拉控制单元，所述上拉控制单元包括第一信号输入端和第一时钟信号输入端；
将所述上拉节点与所述电源电压输入端之间的压差设置为第一预设压差，包括：
在所述电源电压输入端输入第一电压信号，以使所述电源电压输入端处于第一电位；
在所述第一信号输入端输入第二电压信号，在所述第一时钟信号输入端输入第一时钟信号，以使所述上拉节点处于第二电位，其中，所述第二电位与所述第一电位的差值的绝对值为所述第一预设压差。
可选地，所述移位寄存单元包括下拉节点、电源电压输入端以及连接在所述下拉节点和所述电源电压输入端之间的第二子电路，所述第二子电路包括至少一个第二薄膜晶体管和至少一个第二控制端，其中，所述第二控制端与所述第二薄膜晶体管的栅极电连接，所述第二薄膜晶体管的源极和漏极分别与所述下拉节点和所述电源电压输入端电连接；
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，包括：
在第二预设时长内，将所述下拉节点与所述电源电压输入端之间的压差设置为第二预设压差；
在所述第二控制端输入悬空信号，以使所述第二薄膜晶体管处于断开状态，若所述第二子电路不存在潜在故障，则所述第二薄膜晶体管的断开使所述第二子电路不导通，若所述第二子电路存在潜在故障，则所述潜在故障在所述第二预定压差的作用下被激发为实际故障。
可选地，所述移位寄存单元还包括与所述下拉节点电连接的下拉控制单元，所述下拉控制单元包括第二信号输入端和第二时钟信号输入端；
将所述下拉节点与所述电源电压输入端之间的压差设置为第二预设压差，包括：
在所述电源电压输入端输入第三电压信号，以使所述电源电压输入端处于第三电位；
在所述第二信号输入端输入第四电压信号，在第二时钟信号输入端输入第二时钟信号，以使所述下拉节点处于第四电位；
其中，所述第四电位与所述第三电位的差值的绝对值为所述第二预设压差。
可选地，所述移位寄存单元包括本级级联输出端、电源电压输入端以及连接在所述本级级联输出端和所述电源电压输入端之间的第三子电路，所述第三子电路包括至少一个第三薄膜晶体管和至少一个第三控制端，其中，所述第三控制端与所述第三薄膜晶体管的栅极电连接，所述第三薄膜晶体管的源极和漏极分别与所述本级级联输出端和所述电源电压输入端电连接；
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，包括：
在第三预定时长内，将所述本级级联输出端和所述电源电压输入端之间的压差设置为第三预设压差；
在所述第三控制端输入悬空信号，以使所述第三薄膜晶体管处于断开状态，若所述第三子电路不存在潜在故障，则所述第三薄膜晶体管的断开使所述第三子电路不导通，若所述第三子电路存在潜在故障，则所述潜在故障在所述第三预定压差的作用下被激发为实际故障。
可选地，所述移位寄存单元还包括与所述本级级联输出端电连接的本级输出控制单元，所述本级输出控制单元包括第三信号输入端和第三时钟信号输入端；
将所述本级goa级联输出端和所述电源电压输入端之间的压差设置为第三预设压差，包括：
在所述电源电压输入端输入第五电压信号，以使所述电源电压输入端处于第五电位；
在所述第三信号输入端输入第六电压信号，在所述第三时钟信号输入端输入第三时钟信号，以使所述本级goa级联输出端处于第六电位；其中，所述第六电位与所述第五电位的差值为所述第三预设压差。
第二个方面，本申请实施例提供了一种阵列基板goa区域的故障检测方法，包括上述的潜在故障激发方法，以及
对所述goa电路进行信赖性检测，并根据检测结果判断所述阵列基板是否存在故障。
第三个方面，本申请实施例提供了一种显示面板，该显示面板包括阵列基板，所述阵列基板为经过上述的阵列基板的故障检测方法进行检测的阵列基板。
第四个方面，本申请实施例提供了一种显示装置，该显示装置包括上述的显示面板。
本申请实施例提供的技术方案带来的有益技术效果是：
本申请提供的阵列基板潜在故障激发及检测方法、显示面板及显示装置，能够对阵列基板goa区域的潜在故障进行激发，以使潜在故障转变为实际故障，从而能够在信赖性测试中被检测出来，使得存在潜在故障的阵列基板被拦截在后续制程之前，这不仅有利于降低生产成本，而且有利于提高生产的良品率；并且，当子电路不存在潜在故障时，该子电路不会导通，防止施加在两个检测点之间的电压对该子电路造成破坏，有利于防止该潜在故障激发方法对阵列基板产生破坏。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为阵列基板goa区域存在潜在故障的原理示意图；
图2为本申请实施例提供的一种移位寄存单元的潜在故障激发的原理示意图；
图3为本申请实施例提供的一种阵列基板goa区域的潜在故障激发方法的流程示意图；
图4为本申请实施例提供的一种阵列基板的移位寄存单元与信号扫描线的连接示意图；
图5为本申请实施例提供的上拉节点与电源低压输入端之间的潜在故障激发的原理示意图；
图6为本申请实施例提供的上拉节点与电源低压输入端之间的潜在故障激发方法的流程示意图；
图7为本申请实施例提供的一种移位寄存单元的第一局部电路示意图；
图8为本申请实施例提供的上拉节点与电源电压输入端之间的潜在故障激发方法中步骤s11a的流程示意图；
图9为本申请实施例提供的下拉节点与电源电压输入端之间的潜在故障激发的原理示意图；
图10为本申请实施例提供的下拉节点与电源电压输入端之间的潜在故障激发方法的流程示意图；
图11为本申请实施例提供的一种移位寄存单元的第二局部电路示意图；
图12为本申请实施例提供的下拉节点与电源电压输入端之间的潜在故障激发方法中步骤s11b的流程示意图；
图13为本申请实施例提供的本级级联输出端与电源电压输入端之间的潜在故障激发的原理示意图；
图14为本申请实施例提供的本级级联输出端与电源电压输入端之间的潜在故障激发方法的流程示意图；
图15为本申请实施例提供的一种移位寄存单元的第三局部电路示意图；
图16为本申请实施例提供的本级级联输出端与电源电压输入端之间的潜在故障激发方法中步骤s11c的流程示意图；
图17为一种具体的移位寄存单元的电路结构示意图。
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本申请的发明人进行研究发现，针对阵列基板goa区域的信赖性测试，往往无法检测出goa区域存在的潜在故障，而使得具有潜在故障的阵列基板进入到后续制程，这不仅会造成资源的浪费，使得生产成本增加，而且这些存在潜在故障的oled产品的使用寿命远低于正常的oled产品，并不适宜流入市场。
如图1所示，阵列基板的goa区域包括：第一导电层1、第二导电层3以及位于第一导电层1和第二导电层3之间的绝缘膜层2。绝缘膜层2可能存在应力集中区，例如，尚未完全开裂的裂纹21以及位于第三导电层3与绝缘膜层2之间的颗粒物p。在裂纹21完全开裂前是不会导致第一导电层1和第二导电层3短路的；而颗粒物在没有引起绝缘膜层2鼓起以至于开裂之前，也不会导致第一导电层1和第二导电层3短路。因此，在对goa区域进行信赖性测试时，这些潜在故障并不会被检测出来。
若第一导电层1或第二导电层3存在尚未完全开裂的裂纹，虽然当前的goa电路依然可以正常工作，但一旦裂纹形成，则导电层断裂会导致goa电路出现局部断路，从而使得阵列基板失效。
本申请中所说的潜在故障主要是指目前并未造成阵列基板的goa电路的功能性失效，但经过后续制程，或者一段使用时间之后，则会引起goa电路的功能性失效的不良因素。例如，膜层中尚未完全开裂的裂纹、位于膜层间的颗粒物等。
本申请提供的阵列基板潜在故障激发及检测方法、显示面板及显示装置，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本申请实施例提供了一种阵列基板的潜在故障激发方法，请参见图2，栅极驱动区域，即goa区域，包括导电层和绝缘层，导电层和绝缘层形成栅极驱动电路，栅极驱动电路包括多个级联的移位寄存单元，移位寄存单元包括第一检测点a1、第二检测点a2以及连接在第一检测点a1和第二检测点a2之间的子电路b，如图3所示，本实施例提供的阵列基板的潜在故障激发方法包括：
在预设时长内，将第一检测点a1与第二检测点a2之间的压差设置为预定压差δv，若子电路b不存在潜在故障，则子电路b不导通以防止预定压差δv损坏所述阵列基板，若子电路b存在潜在故障，则该潜在故障在预定压差δv的作用下被激发为实际故障以实现对阵列基板的栅极驱动区域的潜在故障的激发。
本实施例提供的阵列基板的潜在故障激发方法，能够对阵列基板goa区域的潜在故障进行激发，以使潜在故障转变为实际故障，从而能够在信赖性测试中被检测出来，使得存在潜在故障的阵列基板被拦截在后续制程之前，这不仅有利于降低生产成本，而且有利于提高生产的良品率；并且，当子电路不存在潜在故障时，该子电路不会导通，防止施加在两个检测点之间的电压对该子电路造成破坏，有利于防止该潜在故障激发方法对阵列基板产生破坏。
具体地，预定压差δv对潜在故障的激发，一方面是基于电压本身对阵列基板的goa区域的各膜层的影响，另一方面是基于电加热作用对goa区域的各膜层的影响，从而使得潜在故障能够被激发为实际故障。
可选地，本实施例提供的潜在故障激发方法中，潜在故障包括：绝缘层的潜在裂纹、导电层的潜在裂纹和/或位于导电层和绝缘层之间的颗粒物；实际故障包括：绝缘层的潜在裂纹恶化所导致的子电路短路、导电层的潜在裂纹导致的子电路断路、和/或位于导电层和绝缘层之间的颗粒物使得绝缘层开裂所导致的子电路短路。其中，本实施例中所说的潜在裂纹是指尚未完全开裂的裂纹或者仅是应力集中还尚未形成的裂纹。
本实施例提供的潜在故障激发方法，是利用电压作用，使绝缘层中的潜在裂纹恶化，或者使得绝缘膜层在颗粒物的作用下开裂，从而使位于绝缘层两侧的导电层发生短路，或者是使得导电层的潜在裂纹恶化从而使该导电层断路，即转变为实际故障，进而能够在之后的信赖性测试中检测出来。
可选地，本申请提出的潜在故障激发方法用于对oled显示装置的阵列基板goa区域的潜在故障进行激发。这能够将goa区域存在潜在故障的阵列基板拦截在后续制程，尤其是oled蒸镀制程之前，避免资源浪费，能够降低oled产品的生产成本，并提高oled生产的良品率。
可选地，在本实施例提供的潜在故障激发方法中，预定压差δv范围为10v～70v。将预定压差δv控制在10v～70v，一方面能够保证潜在故障能够恶化转变为实际故障，另一方面，也不会对不存在潜在故障的子电路造成破坏。需要说明的是，预定压差δv虽然可以为正电压或者负电压，但为了表述简单，本申请中的预定压差δv是指处于高电位的检测点的电位减去处于低电位的检测点的电位。
可选地，在本实施例提供的潜在故障激发方法中，预设时长为10s～30s。将预设时长设计为10s～30s，能够使子电路中的潜在故障在预设电压的作用下，充分爆发出来。
请参见图4，本申请提供的阵列基板还包括位于显示区aa的扫描信号线scan-line，移位寄存单元还包括输出控制端con-out和至少一个信号输出端out，子电路b包括至少一个输出控制薄膜晶体管tc，输出控制薄膜晶体tc的栅极与输出控制端con-out电连接，输出控制薄膜晶体管tc的漏极与信号输出端out连接，信号输出端out与扫描信号线scan-line电连接，若子电路不存在潜在故障，则子电路不导通以防止预定压差δv损坏阵列基板，包括：
若子电路b不存在潜在故障，则输出控制薄膜晶体tc不导通以使信号输出端out不向扫描信号线scan-line输出信号。
具体地，本实施例中所说的扫描信号线scan-line为栅极信号线。输出控制薄膜晶体管tc的源极可连接在第一检测点a1和第二检测点a2之间，输出控制端con-out可以为时钟信号输入端。
本实施例提供的潜在故障激发方法，在goa区域的潜在故障激发过程中，若子电路不存在潜在故障，则由于子电路的断开，使得信号输出端不向显示区的扫描信号线输出信号，也就是避免了对显示区的扫描信号线以及与扫描信号线连接的各元器件的影响，进一步提升了该潜在故障激发方法对阵列基板的安全性能。即使子电路存在潜在故障可能引起信号输出端向扫描信号线输出信号，在潜在故障激发过程中造成了对显示区元器件的损伤，但这种阵列基板本就是不良品，因此，并不会造成生产成本的增加。
如图5所示，移位寄存单元包括上拉节点pu、电源电压输入端v以及连接在上拉节点和电源电压输入端v之间的第一子电路b1，该第一子电路b1包括至少一个第一薄膜晶体管t1和至少一个第一控制端in-g1，其中，第一控制端in-g1与第一薄膜晶体管t1的栅极g1连接，第一薄膜晶体管t1的源极s1和漏极d1分别与上拉节点pu和电源电压输入端v连接，以图5中所示的第一子电路b1为例，第一薄膜晶体管t1的源极s1与上拉节点pu连接，第一薄膜晶体管t1的漏极d1与电源电压输入端v连接，但实际上，也可以是第一薄膜晶体管t1的源极s1与电源电压输入端v连接，第一薄膜晶体管t1的漏极d1与上拉节点pu连接。
基于图5所提供的电路图，即以上拉节点pu作为第一检测点，以电源电压输入端v作为第二检测点，如图6所示，本实施例提供的潜在故障激发方法的步骤s1包括：
s11a：在第一预设时长内，将上拉节点pu与电源电压输入端v之间的压差设置为第一预设压差δv1；
s12a：在第一控制端in-g1输入悬空信号，以使第一薄膜晶体管t1处于断开状态，若第一子电路b1不存在潜在故障，则第一薄膜晶体管t1的断开使第一子电路b1不导通，若第一子电路b1存在潜在故障，则潜在故障在第一预定压差δv1的作用下被激发为实际故障。
在本实施例中，对上拉节点pu与电源电压输入端v之间的子电路进行潜在故障激发为实际故障，从而避免存在潜在故障的阵列基板进入到后续制程；并且，通过控制第一薄膜晶体管t1断开，能够避免无潜在故障的第一子电路b1受到所施加的电压的破坏。
如图7所示，具体地，移位寄存单元还包括与上拉节点pu连接的上拉控制单元con1，上拉控制单元con1包括第一信号输入端in1和第一时钟信号输入端clock1。如图8所示，在本实施例的潜在故障激发方法中，步骤s11a，包括：
s111a：在电源电压输入端v输入第一电压信号，以使电源电压输入端v处于第一电位v1；
s112a：在第一信号输入端in1输入第二电压信号，在第一时钟信号输入端clock1输入第一时钟信号，以控制上拉节点pu处于第二电位v2，其中，第二电位v2与第一电位v1的差值的绝对值为第一预设压差δv。
需要说明的是，上述步骤s111a和步骤s112a可以同时执行，也可以先执行其中的任一步骤，只要保证上拉节点pu与电源电压输入端v之间维持预设压差δv的时长为第一预设时长即可。
如图9所示，在本实施例中，移位寄存单元包括下拉节点pd、电源电压输入端v以及连接在下拉节点pd和电源电压输入端v之间的第二子电路b2，第二子电路b2包括至少一个第二薄膜晶体管t2和至少一个第二控制端in-g2，其中，第二控制端in-g2与第二薄膜晶体管t2的栅极g2连接，第二薄膜晶体管t2的源极s2和漏极d2分别与下拉节点pd和电源电压输入端v连接。
基于图9所提供的电路图，即以下拉节点pd作为第一检测点，以电源电压输入端v作为第二检测点，如图10所示，本实施例提供的潜在故障激发方法的步骤s1包括：
s11b：在第二预定时长内，将下拉节点pd与电源低压输入端v之间的压差设置为第二预设压差δv2；
s12b：在第二控制端in-g2输入悬空信号，以使第二薄膜晶体管t2处于断开状态，若第二子电路b2不存在潜在故障，则第二薄膜晶体管t2的断开使第二子电路b2不导通，若第二子电路b2存在潜在故障，则该潜在故障在第二预定压差δv2的作用下被激发为实际故障。
在本实施例中，对下拉节点pd与电源电压输入端v之间的子电路进行潜在故障激发为实际故障，从而避免存在潜在故障的阵列基板进入到后续制程；并且，控制第二薄膜晶体管t2不导通，能够避免无潜在故障的第二子电路b2受到所施加的电压的破坏。
具体地，如图11所示，移位寄存单元还包括与下拉节点pd连接的下拉控制单元，下拉控制单元包括第二信号输入端in2和第二时钟信号输入端clock2。如图12所示，在本实施例提供的潜在故障激发方法中，步骤s11b包括：
s111b：在电源电压输入端输v入第三电压信号，以使电源电压输入端v处于第三电位v3；
s112b：在第二信号输入端in2输入第四电压信号，在第二时钟信号输入端clock2输入第二时钟信号，以使下拉节点pd处于第四电位v4，其中，第四电位v4与第三电位v3的差值的绝对值为预设压差δv。
需要说明的是，上述步骤s111b和步骤s112b可以同时执行，也可以先执行其中的任一步骤，只要保证下拉节点pd与电源电压输入端v之间维持第二预设压差δv2的时长为第二预设时长即可。
如图13所示，在本实施例中，移位寄存单元包括本级级联输出端cr<n>、电源电压输入端v以及连接在本级级联输出端cr<n>和电源电压输入端v之间的第三子电路b3，第三子电路b3包括至少一个第三薄膜晶体管t3和至少一个第三控制端in-g3，其中，第三控制端in-g3与第三薄膜晶体管t3的栅极g3连接，第三薄膜晶体管t3的源极s3和漏极d3分别与本级级联输出端cr<n>和电源电压输入端v连接。
基于图13所提供的电路图，即以本级级联输出端cr<n>作为第一检测点，以电源电压输入端v作为第二检测点，其中，n为大于或等于1的整数。如图14所示，本实施例提供的阵列基板的潜在故障激发方法的步骤s1包括：
s11c：在第三预设时长内，将本级级联输出端cr<n>和电源电压输入端v之间的压差设置为第三预设压差δv3；
s12c：在第三控制端in-g3输入悬空信号，以使第三薄膜晶体管t3处于断开状态，若第三子电路不存在潜在故障，则第三薄膜晶体管的断开使第三子电路b3不导通，若第三子电路b3存在潜在故障，则该潜在故障在第三预定压差δv3的作用下被激发为实际故障。
在本实施例中，对本级级联输出端cr<n>与电源电压输入端v之间的子电路进行潜在故障激发为实际故障，即对每一条级联线与与电源电压输入端v之间的子电路进行潜在故障激发为实际故障，从而避免存在潜在故障的阵列基板进入到后续制程；并且，控制第三薄膜晶体管t3不导通，能够避免无潜在故障的第三子电路b3受到所施加的电压的破坏。
具体地，如图15所示，移位寄存单元还包括与本级级联输出端cr<n>连接的本级输出控制单元，本级输出控制单元包括第三信号输入端in3和第三时钟信号端clock3。如图16所示，在本实施例提供的潜在故障激发方法中，步骤s11c包括：
s111c：在电源电压输入端v输入第五电压信号，以使电源电压输入端v处于第五电位v5；
s112c：在第三信号输入端in3输入第六电压信号，在第二时钟信号输入端clock3输入第三时钟信号，以使本级级联输出端cr<n>处于第六电位v6；其中，第六电位v6与第五电位v5的差值的绝对值为第三预设压差δv3。
需要说明的是，上述步骤s11c和步骤s12c可以同时执行，也可以先执行其中的任一步骤，只要保证本级级联输出端cr<n>与电源电压输入端v之间维持第三预设压差δv3的时长为第三预设时长即可。
需要说明的是，由于第一子电路b1、第二子电路b2和第三子电路b3的复杂程度可能不同以及存在潜在故障的位置可能不同，因此，第一预设时长、第二预设时长和第三预设时长可能彼此不同，第一预定压差δv1、第二预定压差δv2和第三预定压差δv3也可能彼此不同，需要在对不同检测点之间的潜在故障激发时，对预设时长和预定压差δv进行选择。
阵列基板goa区域容易存在潜在故障的位置主要是移位寄存单元的上拉节点pu与电源低压输入端vgl之间、下拉节点pd与电源低压输入端vgl之间以及本级goa级联输出端cr<n>与电源低压输入端vgl之间，因此，本申请中的电源电压输入端可以具体为电源低压输入端vgl。为了便于理解，以下将结合图17所示的移位寄存单元的电路图对上述几个位置的潜在故障的激发方法进行详细说明。
需要说明的是，图17中移位寄存单元中的电路仅是示例性说明，实际上，本申请中的移位寄存单元可以采用不同的电路，但只要保证移位寄存单元中的两个检测点在预设时长内维持在预定压差，即可实现对这两个检测点之间的子电路的潜在故障的激发。
如图17所示，以下对如何对上拉节点pu与电源低压输入端vgl之间的潜在故障进行激发进行说明。
将vgl1和vgl2作为电源低压输入端，在vgl1和vgl2分别输入低电平信号vl1作为第一电压信号，使得vgl1和vgl2的电位维持在vl1。
将vdd作为第一信号输入端，在vdd输入高电平信号vh1作为第二电压信号，高电平信号vh1在电容c3的自举作用下升高为vh1′；将clk1作为第一时钟信号输入端，在clk1输入高电平信号vh2作为第一时钟信号，使得薄膜晶体管m12和m3导通，从而使得上拉节点pu所在是信号线的电位维持在vh1′。
下拉节点pd的电位(vh1′)与电源低压输入端的电位(vl1)之差，即(vh1′-vl1)即为预定压差。
图17所示的电路中，除vdd、clk1、vgl1和vgl2以外的输入端，均为悬空信号。此时，第一薄膜晶体管t1包括薄膜晶体管m1、m2、m4、m6、m7、m9和m10，除上述薄膜晶体管外，第一子电路还包括电容c1和c2，以及连接在这些薄膜晶体管以及电容之间的信号线。若上拉节点pu与电源低压输入端之间不存在潜在故障，则第一子电路中的各薄膜晶体管处于不导通状态。仅以其中的部分薄膜晶体管为例进行说明：当m4的控制端输入悬空信号，即与m4的栅极连接的下级级联输入端cr<n+y>输入悬空信号时，则m4处于断开状态；m8的栅极虽然与上拉节点pu连接，但m8的控制端(与m8的源极连接的时钟信号输入端clk2)输入的是悬空信号，则m8处于不导通状态。
在此过程中，由于clk11输入悬空信号，薄膜晶体管m1未被导通，因此，输出端out1无输出，也就是不向显示区的扫描信号线输出信号，因此，在对goa区域的潜在故障进行检测时，施加的电压不会对显示区域的电路造成破坏。同理，clk12也输入悬空信号，out2也不向栅极线输出信号。
如图17所示，以下对如何对下拉节点pd与电源低压输入端vgl之间的潜在故障进行激发进行说明。
将vgl1和vgl2作为电源低压输入端，在vgl1和vgl2分别输入低电平信号vl2作为第三电压信号，使得vgl1和vgl2的电位维持在vl2。
将clk1作为第二时钟信号输入端，在clk1输入低电平vl3作为第二时钟信号，将薄膜晶体管m3断开。将vdd-a作为第二信号输入端，在vdd-a输入高电平vh3，使得薄膜晶体管m5导通，从而使得下拉节点pd处于高电平vh3。
下拉节点pd的电位(vh3)与电源低压输入端的电位(vl2)之差，即(vh3-vl2)即为预定压差。
图17所示的电路中，除vdda、clk1、vgl1和vgl2以外的输入端，均为悬空信号。此时，第二薄膜晶体管t2包括薄膜晶体管m1、m2、m5、m6、m7、m9和m10，除上述薄膜晶体管外，第一子电路还包括电容c1和c2，以及连接在这些薄膜晶体管、以及电容之间的信号线。若下拉节点pd与电源低压输入端vgl之间不存在潜在故障，则第二子电路中的各薄膜晶体管处于不导通状态，仅以其中的部分薄膜晶体管为例进行说明：当m6的控制端输入悬空信号，即与m6的栅极连接的薄膜晶体管m3处于断开状态，因此，m6的栅极信号悬空，则m6处于断开状态；当m8的控制端输入悬空信号时，即与m8的源极连接的时钟信号输入端cik2输入悬空信号时，m8处于断开状态。
在此过程中，由于clk11输入悬空信号，薄膜晶体管m1未被导通，因此，输出端out1无输出，也就是不向显示区的扫描信号线输出信号，因此，在对goa区域的潜在故障进行检测时，施加的电压不会对显示区域的电路造成破坏。同理，clk12也输入悬空信号，out2也不向栅极线输出信号。
如图17所示，以下对如何对本级级联输出端cr<n>与电源低压输入端vgl之间的潜在故障进行激发进行说明。
如图17所示，cr<n-x>为上级级联输入端，cr<n+y>为下级级联输入端，因此为了使整个goa区域的级联线有相同时间的电压，需要破除级联方式。需要说明的是，n为大于或等于1的整数，x、y均为大于或等于0的整数。
将vgl1和vgl2作为电源低压输入端，在vgl1和vgl2分别输入超低电平信号vl5作为第五电压信号，使得vgl1和vgl2的电位维持在超低电平vl5。
薄膜晶体管m8的栅极作为第三信号输入端，因此，将上拉节点pu的电位作为第六电压信号。具体地，在vdd输入高电平信号vh4，高电平信号vh4在电容c3的自举作用下升高为vh4′；在当clk1输入第高电平信号vh5，薄膜晶体管m12和m3导通，使得上拉节点pu所在是信号线的电位维持在vh4′，也就是向薄膜晶体管m8的栅极(第三信号输入端)输入vh4′作为第六电压信号。将clk2作为第三时钟信号输入端，在clk2输入低电平vl4，即clk2与cr<n>所在的线的电位为低电平vl4。
此时，本级级联输出端cr<n>、上级级联输入端cr<n-x>以及下级级联输入端cr<n+y>的电位均为低电平vl4，也就是每一条级联线都处于同一低电平vl4，即破除了移位寄存单元之间的级联。
本级级联输出端cr<n>的电位(vl4)与电源低压输入端的电位(vl5)之差，即(vl4-vl5)即为预定压差。
图17所示的电路中，除vdd、clk1、vgl1和vgl2以外的输入端，均输入悬空信号。此时，第三薄膜晶体管t3包括薄膜晶体管m1、m2、m4、m7、m8、m9和m10，除上述薄膜晶体管外，第一子电路还包括电容c1和c2，以及连接在这些薄膜晶体管、以及电容之间的信号线。若本级级联输出端cr<n>与电源低压输入端之间不存在潜在故障，则第三子电路中的各薄膜晶体管处于不导通状态，仅以其中的部分薄膜晶体管为例进行说明：当m4的控制端输入悬空信号，即与m6的栅极连接的薄膜晶体管m3处于断开状态，因此，m6的栅极信号悬空，则m6处于断开状态；当m2的控制端输入悬空信号时，即与m2的源极连接的时钟信号输入端cik12输入悬空信号时，m2处于断开状态。
在此过程中，由于clk11输入悬空信号，薄膜晶体管m1未被导通，因此，输出端out1无输出，也就是不向显示区的扫描信号线输出信号，因此，在对goa区域的潜在故障进行检测时，施加的电压不会对显示区域的电路造成破坏。同理，clk12也输入悬空信号，out2也不向栅极线输出信号。
而当goa区域一旦存在潜在故障，例如，以图17中虚线圈e处彼此绝缘的两条导线因绝缘膜存在潜在故障，该绝缘膜在受到激发过程的影响，使得这两条导线短路，则薄膜晶体管m6和m7均被导通，上拉节点pu和vgl1之间导通，而这个异常的导通情况将会在后续的信赖性测试中被检测出来。需要说明的是，这只是示例性说明，并不用于限定阵列基板的具体走线情况，实际上，在阵列基板中，栅极驱动电路受到空间的限制，连接在两个元器件之间的走线往往是在不同导电层之间进行跨层连接的，这使得绝缘层两侧的导体不可避免地出现交叠，而不同导电层之间需要通过过孔连接，这些导体交叠的位置和过孔处正是潜在故障的高发位置。
由上述结合图17所示的电路图进行说明的实施例可以看出，经过对上述三组检测点之间的潜在故障进行激发，每个移位寄存单元中的薄膜晶体管、电容以及连接线等都能够被预定压差作用到，即对每个移位寄存单元进行了较为充分的潜在故障的激发，能够将存在潜在故障的阵列基板有效拦截在后续制程，尤其是oled的蒸镀制程之前，避免了资源浪费，降低了生产成本。
基于同一发明构思，本实施例提供了一种阵列基板的故障检测方法，该故障检测方法包括：上述实施例中阵列基板的潜在故障进行激发方法，以及对栅极驱动电路进行信赖性检测，并根据检测结果判断阵列基板是否存在故障。本实施例包括上述实施例中对阵列基板的潜在故障进行激发方法，能够实现实施例中对阵列基板的潜在故障进行激发方法的有益效果，在此不再赘述。
基于同一发明构思，本实施例提供了一种显示面板，该显示面板包括阵列基板，该阵列基板为经过上述实施例中的阵列基板的故障检测方法进行检测的阵列基板，使得存在潜在故障的阵列基板被拦截在后续制程之前，这不仅有利于降低生产成本，而且有利于提高生产的良品率；并且，当子电路不存在潜在故障时，该子电路不会导通，防止施加在两个检测点之间的电压对该子电路造成破坏，有利于防止该潜在故障激发方法对阵列基板产生破坏。
基于同一发明构思，本实施例提供了一种显示装置，该显示装置包括上述实施例中的显示面板，具有上述显示面板的有益效果，在此不再赘述。
应用本申请实施例，至少能够实现如下有益效果：
本申请提供的阵列基板潜在故障激发及检测方法、显示面板及显示装置，能够对阵列基板goa区域的潜在故障进行激发，以使潜在故障转变为实际故障，从而能够在信赖性测试中被检测出来，使得存在潜在故障的阵列基板被拦截在后续制程之前，这不仅有利于降低生产成本，而且有利于提高生产的良品率；并且，当子电路不存在潜在故障时，该子电路不会导通，防止施加在两个检测点之间的电压对该子电路造成破坏，有利于防止该该潜在故障激发方法对阵列基板产生破坏。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
技术特征：
1.一种阵列基板潜在故障激发方法，所述阵列基板包括栅极驱动区域，所述栅极驱动区域包括导电层和绝缘层，所述导电层和所述绝缘层形成栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存单元，所述移位寄存单元包括第一检测点、第二检测点以及连接在所述第一检测点和所述第二检测点之间的子电路，其特征在于，所述阵列基板的潜在故障激发方法包括：
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，若所述子电路不存在潜在故障，则所述子电路不导通以防止所述预定压差损坏所述阵列基板，若所述子电路存在潜在故障，则所述潜在故障在所述预定压差的作用下被激发为实际故障以实现对所述阵列基板的潜在故障的激发。
2.根据权利要求1所述的阵列基板潜在故障激发方法，其特征在于，所述潜在故障包括：所述绝缘层的潜在裂纹、所述导电层的潜在裂纹和/或位于所述导电层和所述绝缘层之间的颗粒物；
所述实际故障包括：所述绝缘层的潜在裂纹恶化所导致的所述子电路短路、所述导电层的潜在裂纹恶化所导致是所述子电路的断路、和/或位于所述导电层和所述绝缘层之间的颗粒物使得所述绝缘层开裂所导致的所述子电路短路。
3.根据权利要求2所述的阵列基板潜在故障激发方法，其特征在于，所述预定压差范围为10v～70v。
4.根据权利要求3所述的阵列基板潜在故障激发方法，其特征在于，所述预设时长为10s～30s。
5.根据权利要求4所述的阵列基板潜在故障激发方法，其特征在于，所述阵列基板还包括位于显示区的扫描信号线，所述移位寄存单元还包括输出控制端和至少一个信号输出端，所述子电路包括至少一个输出控制薄膜晶体，所述输出控制薄膜晶体的栅极与所述输出控制端电连接，所述输出控制薄膜晶体管的漏极与所述信号输出端连接，所述信号输出端与所述扫描信号线连接，若所述子电路不存在潜在故障，则所述子电路不导通以防止所述预定压差损坏所述阵列基板，包括：
若所述子电路不存在潜在故障，则所述输出控制薄膜晶体管不导通以使所述信号输出端不向所述扫描信号线输出信号。
6.根据权利要求1-5中任一项所述的阵列基板潜在故障激发方法，其特征在于，所述移位寄存单元包括上拉节点、电源电压输入端以及连接在所述上拉节点和所述电源电压输入端之间的第一子电路，所述第一子电路包括至少一个第一薄膜晶体管和至少一个第一控制端，其中，所述第一控制端与所述第一薄膜晶体管的栅极电连接，所述第一薄膜晶体管的源极和漏极分别与所述上拉节点和所述电源电压输入端电连接；
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，包括：
在第一预设时长内，将所述上拉节点与所述电源电压输入端之间的压差设置为第一预设压差；
在所述第一控制端输入悬空信号，以使所述第一薄膜晶体管处于断开状态，若所述第一子电路不存在潜在故障，则所述第一薄膜晶体管的断开使所述第一子电路不导通，若所述第一子电路存在潜在故障，则所述潜在故障在所述第一预定压差的作用下被激发为实际故障。
7.根据权利要求6所述的阵列基板潜在故障激发方法，其特征在于，所述移位寄存单元还包括与所述上拉节点电连接的上拉控制单元，所述上拉控制单元包括第一信号输入端和第一时钟信号输入端；
将所述上拉节点与所述电源电压输入端之间的压差设置为第一预设压差，包括：
在所述电源电压输入端输入第一电压信号，以使所述电源电压输入端处于第一电位；
在所述第一信号输入端输入第二电压信号，在所述第一时钟信号输入端输入第一时钟信号，以使所述上拉节点处于第二电位，其中，所述第二电位与所述第一电位的差值的绝对值为所述第一预设压差。
8.根据权利要求1-5中任一项所述的阵列基板潜在故障激发方法，其特征在于，所述移位寄存单元包括下拉节点、电源电压输入端以及连接在所述下拉节点和所述电源电压输入端之间的第二子电路，所述第二子电路包括至少一个第二薄膜晶体管和至少一个第二控制端，其中，所述第二控制端与所述第二薄膜晶体管的栅极电连接，所述第二薄膜晶体管的源极和漏极分别与所述下拉节点和所述电源电压输入端电连接；
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，包括：
在第二预设时长内，将所述下拉节点与所述电源电压输入端之间的压差设置为第二预设压差；
在所述第二控制端输入悬空信号，以使所述第二薄膜晶体管处于断开状态，若所述第二子电路不存在潜在故障，则所述第二薄膜晶体管的断开使所述第二子电路不导通，若所述第二子电路存在潜在故障，则所述潜在故障在所述第二预定压差的作用下被激发为实际故障。
9.根据权利要求8所述的阵列基板潜在故障激发方法，其特征在于，所述移位寄存单元还包括与所述下拉节点电连接的下拉控制单元，所述下拉控制单元包括第二信号输入端和第二时钟信号输入端；
将所述下拉节点与所述电源电压输入端之间的压差设置为第二预设压差，包括：
在所述电源电压输入端输入第三电压信号，以使所述电源电压输入端处于第三电位；
在所述第二信号输入端输入第四电压信号，在第二时钟信号输入端输入第二时钟信号，以使所述下拉节点处于第四电位；
其中，所述第四电位与所述第三电位的差值的绝对值为所述第二预设压差。
10.根据权利要求1-5中任一项所述的阵列基板潜在故障激发方法，其特征在于，所述移位寄存单元包括本级级联输出端、电源电压输入端以及连接在所述本级级联输出端和所述电源电压输入端之间的第三子电路，所述第三子电路包括至少一个第三薄膜晶体管和至少一个第三控制端，其中，所述第三控制端与所述第三薄膜晶体管的栅极电连接，所述第三薄膜晶体管的源极和漏极分别与所述本级级联输出端和所述电源电压输入端电连接；
在预设时长内，将所述第一检测点与所述第二检测点之间的压差设置为预定压差，包括：
在第三预定时长内，将所述本级级联输出端和所述电源电压输入端之间的压差设置为第三预设压差；
在所述第三控制端输入悬空信号，以使所述第三薄膜晶体管处于断开状态，若所述第三子电路不存在潜在故障，则所述第三薄膜晶体管的断开使所述第三子电路不导通，若所述第三子电路存在潜在故障，则所述潜在故障在所述第三预定压差的作用下被激发为实际故障。
11.根据权利要求10所述的阵列基板潜在故障激发方法，其特征在于，所述移位寄存单元还包括与所述本级级联输出端电连接的本级输出控制单元，所述本级输出控制单元包括第三信号输入端和第三时钟信号输入端；
将所述本级goa级联输出端和所述电源电压输入端之间的压差设置为第三预设压差，包括：
在所述电源电压输入端输入第五电压信号，以使所述电源电压输入端处于第五电位；
在所述第三信号输入端输入第六电压信号，在所述第三时钟信号输入端输入第三时钟信号，以使所述本级goa级联输出端处于第六电位；其中，所述第六电位与所述第五电位的差值为所述第三预设压差。
12.一种阵列基板的故障检测方法，其特征在于，包括权利要求1-11中任一项所述的阵列基板潜在故障激发方法，以及
对所述栅极驱动电路进行信赖性检测，并根据检测结果判断所述阵列基板是否存在故障。
13.一种显示面板，包括阵列基板，其特征在于，所述阵列基板为经过权利要求12所述的阵列基板故障检测方法进行检测的阵列基板。
14.一种显示装置，其特征在于，包括权利要求13所述的显示面板。
技术总结
本申请实施例提供了一种阵列基板潜在故障激发及检测方法、显示面板及显示装置。阵列基板包括栅极驱动区域，栅极驱动区域设置有栅极驱动电路，栅极驱动电路包括多个级联的移位寄存单元，移位寄存单元包括第一检测点、第二检测点以及连接在第一检测点和第二检测点之间的子电路。本实施例的故障激发方法包括：在预设时长内，将第一检测点与第二检测点之间的压差设置为预定压差，若子电路不存在潜在故障，则子电路不导通，若子电路存在潜在故障，则潜在故障在预定压差的作用下被激发为实际故障。本实施例能够避免存在潜在故障的阵列基板进入后续制程，以降低生产成本并提高良品率；并能够避免施加在两个检测点之间的电压对阵列基板产生破坏。
技术研发人员：李广耀;王东方;汪军;王海涛;王庆贺;倪柳松;黄先纯;胡洋;陈皖青;周超
受保护的技术使用者：京东方科技集团股份有限公司;合肥鑫晟光电科技有限公司
技术研发日：.10.31
技术公布日：.01.24
