本发明涉及半导体存储器，以及管理半导体存储器的子区块擦除干扰的方法。
背景技术：
半导体存储器广泛用于各种电子装置，例如蜂窝电话、数字照相机、个人数字助理、医疗电子设备、移动计算装置、服务器、固态驱动器、非移动计算装置和其他装置。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如电池)时，非易失性存储器也允许存储和保留信息。
随着存储器结构密度的增加，维护所储存的数据的完整性变得更具挑战性。
技术实现要素：
在一个示例中，一种设备包含形成在共享的阱区域上方的多个非易失性存储器单元。所述存储器单元包含一个或多个存储器单元的第一集合和一个或多个存储器单元的第二集合，所述第一集合的存储器单元与所述第二集合的存储器单元不同。一个或多个控制电路连接到所述存储器单元，并且配置为对存储器单元进行编程，并且配置为独立地擦除存储器单元的所述第一集合和所述第二集合中的每一个。所述控制电路还配置为确定自上次已经编程存储器单元的所述第一集合以来，存储器单元的第二集合已经被编程和擦除的次数是否大于阈值，并且响应于所述次数超过所述阈值，刷新存储器单元的所述第一集合。
在一些实施例中，一种方法包含维护多个计数，每个计数对应于具有多个子区块的NAND串的一个或多个存储器单元的子区块，所述子区块中的每一个包含一个或多个存储器单元，并且每个子区块的所述存储器单元与其他子区块的所述存储器单元不同。维护所述多个子区块包含，对于每个计数，响应于除了对应的子区块之外的子区块被擦除来递增所述计数，并且响应于所述对应的子区块被擦除来重置所述计数。响应于所述对应的计数达到阈值来刷新所述子区块中的第一个。
其他实施例包含一种设备，所述设备包括形成三维结构的多个NAND 串，其每一个具有多个存储器单元，所述三维结构包含分割成多个子区块的存储器单元的区块，所述多个子区块包含第一子区块和一个或多个第二子区块。控制构件配置为编程存储器单元，并且配置为擦除所述子区块中的选择的一个或多个，而不擦除一个或多个未选择的子区块。控制构件还配置为，为第一子区块确定自最近已经编程第一子区块以来，第二子区块已经被擦除的次数是否大于阈值，并且响应于次数超过所述阈值，刷新第一子区块。
附图说明
在不同附图中，类似编号的元件指代公共的组件。
图1是存储器装置的功能性框图。
图2是描绘了存储器系统的一个实施例的框图。
图3是单片三维存储器结构的一个实施例的一部分的立体图。
图4A是具有两个平面的存储器结构的框图。
图4B描绘了存储器单元的区块的一部分的俯视图。
图4C描绘了存储器单元的区块的一部分的截面图。
图4D描绘了选择栅极层和字线层的视图。
图4E是存储器单元的垂直列的截面图。
图4F是多个NAND串的示意图。
图5描绘了阈值电压分布。
图6是描绘了将数据值赋值给数据状态的一个示例的表。
图7A是描述了用于编程的过程的一个实施例的流程图。
图7B是描述了用于将数据编程到连接到公共的字线的存储器单元的过程的一个实施例的流程图。
图7C描绘了在编程操作和验证操作期间的字线电压。
图8A和8B描绘了用于每物理区块两个子区块实施例的字线编程顺序的示例。
图9A和9B分别图示了在图4A-4F的结构中的擦除使能的和擦除禁止的存储器单元。
图10A-10D考虑了不同的子区块擦除场景，这些子区块擦除场景可以在诸如相对于图4A-4F、8A和8B所描述的两个子区块实施例中出现。
图11代表与每物理区块两个子区块布置中的擦除干扰管理的讨论相关的元件。
图12是描述用于维护子区块擦除干扰计数并管理这些计数的存储器系统的过程的一个实施例的流程图。
具体实施方式
在非易失性存储器中储存的数据可能随着时间的推移而退化。这可能是由于若干原因，诸如存储器单元(其数据状态基于储存的电荷水平)中的电荷泄露。一个存储器单元上的数据退化可以是由在其他存储器单元上进行的存储器操作所造成的。例如，在一个存储器单元中读取或写入数据将应力放置在附近的存储器单元上，这可能导致对这些附近的存储器单元的读取或写入“干扰”，该读取或写入“干扰”可能改变它们的数据状态。擦除操作还可能导致对附近的未擦除的存储器单元的擦除干扰。
例如，在电荷储存非易失性存储器单元的二维阵列中，对存储器单元的区块的擦除操作典型地涉及将区块的存储器单元的控制栅极设定为低电压或接地，以及将高擦除电压施加到阵列之下的阱结构，从而移除储存在区块的存储器单元中的电荷。在电荷储存非易失性存储器单元的三维(3D)NAND 串(诸如BiCS结构)中，区块的存储器单元再次使它们的控制栅极设定为低电压或接地，并且将擦除电压从区块之下的阱结构施加到区块的NAND 串的源极线。
一些存储器结构允许部分区块擦除。为了采用以下讨论的特定示例，配置3D NAND存储器，使得可以擦除上半部的子区块或下半部的子区块的存储器单元，而不选择另一个子区块以进行擦除。这可以通过允许未选择的子区块的字线浮置来完成，而选择的子区块的字线保持为接地或其他低电压电平的擦除使能电压。当擦除电压然后被施加到NAND串的沟道时，选择的子区块中的电荷储存区域两端的电势差减少了储存电荷的量。当将未选择的子区块的字线留为浮置时，字线电平被拉高，这是因此这些单元不被擦除，或者至少不与选择的单元以相同的程度擦除。即使未选择的单元没有经受与擦除选择的单元相同的应力，但是所涉及的电压电平可以导致不可忽略的擦除干扰量。由于在重复擦除操作过程中干扰量的累积，这最终可能导致数据不再是可读取的。
尽管存储系统通常使用可以校正一定程度的错误的错误校正码(ECC)，但是为了防止由于擦除或其他干扰机制所导致的数据损坏，可以对储存的数据采取补救行动。补救行动包含刷新和垃圾收集操作。在刷新操作中，根据需要读取和校正数据，并且然后重新写入数据，或者写回到相同的位置(或者更通常地，存储器中的另一个位置)。在垃圾收集操作中，读出并校正数据，丢弃废弃的数据，并且合并且重写当前的数据。取决于数据的状态，在某些情况下，可能需要使用移位的或边界的(margined)读取条件，并且使用其他措施来成功地提取数据作为补救行动的一部分。
以下展示了用于管理允许子区块级擦除的非易失性存储器系统中的擦除干扰的方案。对于可以在子区块级擦除的区块的存储器单元的集合，维护对在区块中存储器单元的其他集合上进行的擦除量的计数。这个计数随着涉及区块中的其他存储器单元的每次擦除而递增，但当子区块本身被擦除时复位。如果子区块的计数达到阈值，则标记该子区块以进行补救行动。
图1-4F描述了可以用于实现在本文中提出的技术的存储器系统的一组示例。图1是示例存储器装置的功能性框图。图1中描绘的组件是电路。存储器装置100包含一个或多个存储器裸芯108。每个存储器裸芯108包含存储器单元的三维存储器结构126(例如存储器单元的3D阵列)、控制电路 110、以及读取/写入/擦除电路128。在其他实施例中，可以使用存储器单元的二维阵列。存储器结构126通过字线经由行解码器124并且通过位线经由列解码器132是可寻址的。读取/写入/擦除电路128包含多个感测区块150，该多个感测区块包含感测区块1、感测区块2、...、感测区块p(感测电路)，并且允许并行地读取或编程(连接到同一字线)存储器单元的页。在一些系统中，存储器裸芯108被包含在与一个或多个存储器裸芯108相同的存储器装置100中。然而，在其他系统中，控制器可以与存储器裸芯108分开。在一些实施例中，控制器122将在不同于存储器裸芯108的裸芯上。在一些实施例中，控制器122将与多个存储器裸芯108通信。在其他实施例中，每个存储器裸芯108具有其自己的控制器。命令和数据在主机140和控制器122 之间经由数据总线120进行传送，并且在控制器和一个或多个存储器裸芯 108之间经由线118进行传送。在一个实施例中，存储器裸芯108包含连接到线118的输入和/或输出(I/O)管脚的集合。
存储器结构126可以包括存储器单元的一个或多个阵列(包含3D阵列)。存储器结构可以包括单片三维存储器结构，其中多个存储器级形成在单个基板(诸如晶片)的上方(并且不在单个基板中)，而不具有介于中间的基板。存储器结构可以包括任何类型的非易失性存储器，该非易失性存储器单片地形成在存储器单元的阵列的一个或多个物理级中，该一个或多个物理级具有设置在硅基板上方的有源区。存储器结构可以在具有与存储器单元的操作相关联的电路的非易失性存储器装置中，不管相关联的电路是在基板上方还是在基板内。在一个实施例中，存储器结构126实现为三维NAND闪存存储器。其他实施例包含二维NAND闪存存储器、二维NOR闪存存储器、ReRAM 交叉点存储器、磁阻存储器(例如，MRAM)、相变存储器(例如，PCRAM)、以及其他。
控制电路110与读取/写入/擦除电路128协作，以在存储器结构126上进行存储器操作(例如，擦除、编程、读取和其他)，并且包含状态机112、片上地址解码器114和功率控制模块116。状态机112提供对存储器的裸芯级控制，诸如基于到字线层的边缘的距离将不同的存储器单元编程到公共数据状态的不同最终目标。在一个实施例中，状态机112是可由软件编程的。在其他实施例中，状态机112不使用软件，并且完全以硬件(例如，电路) 来实现。在一个实施例中，控制电路110包含用于储存诸如基准电压和其他参数的缺省值的寄存器、ROM熔丝和其他储存装置。
片上地址解码器114向由解码器124和132所使用的硬件地址提供了由主机140或控制器122使用的地址之间的地址接口。功率控制模块116控制在存储器操作期间供应给字线和位线的电力和电压。其可以包含用于3D配置的字线层(如下所述)、选择晶体管(例如，SGS和SGD晶体管，如下所述)以及源极线的驱动器。功率控制模块116可以包含用于产生电压的电荷泵。感测区块包含位线驱动器。SGS晶体管是NAND串的源极端处的选择栅极晶体管，并且SGD晶体管是NAND串的漏极端处的选择栅极晶体管。
控制电路110、状态机112、解码器114/124/132、功率控制模块116、感测区块150、读取/写入/擦除电路128、和/或控制器122中的任一个或任何组合可以被认为是进行本文所描述的功能的控制电路。
(片上或片外)控制器122(其在一个实施例中是电路)可以包括一个或多个处理器122c、ROM 122a、RAM 122b和存储器接口122d，这些全部都是互连的。一个或多个处理器122c是控制电路的一个示例。其他实施例可以使用被设计为进行一个或多个功能的状态机或其他定制电路。储存装置 (ROM 122a、RAM 122b)包括诸如指令集的代码，并且处理器122c可操作为执行该指令集以提供如下所述的功能，这些功能与基于到字线层边缘的距离将不同的存储器单元编程到公共数据状态的不同最终目标相关。替代地或附加地，处理器122c可以从存储器结构中的储存装置(诸如连接到一个或多个字线的存储器单元的保留区域)存取代码。与ROM122a、RAM122b 和处理器122c通信的存储器接口122d是在控制器122和一个或多个存储器裸芯108之间提供电接口的电路(电接口)。控制器可以维护RAM 122b中的各种操作参数，诸如在以下更详细讨论的擦除干扰计数(ED计数)。如以下进一步讨论的，例如，存储器接口122d可以改变信号的格式或时序，提供缓冲器，隔离浪涌，锁存I/O等。处理器122c可以经由存储器接口122d 向控制电路110(或者任何其他存储器裸芯108的组件)发布命令。
可以配置存储器结构126中的多个存储器元件，以便它们串联连接或者以便每个元件单独地存取。作为非限制性的示例，NAND配置的闪存存储器装置(NAND闪存存储器)典型地含有串联连接的存储器元件。NAND串是串联连接的存储器单元和选择栅极晶体管的集合。
可以配置NAND闪存存储器阵列，使得阵列由多个NAND串组成，多个NAND串中的NAND串由共享单个位线的多个存储器单元构成并且成组地存取。替代地，可以配置存储器元件，使得每个元件单独地存取，例如， NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器单元可以以其他方式进行配置。
存储器单元可以以诸如多个行和/或列的有序阵列的方式布置在单个存储器装置级中。然而，存储器元件可以排列成非正则或非正交的配置，或者排列成不考虑阵列的结构。
布置三维存储器阵列，使得存储器单元占据多个平面或者多个存储器装置级，从而在三个维度上(即在x、y和z方向上，其中z方向实质上垂直于基板的主表面，且x方向和y方向实质上平行于基板的主表面)形成结构。
作为非限制性的示例，三维存储器结构可以垂直地布置成多个二维存储器装置级的堆叠体。作为另一个非限制性的示例，三维存储器阵列可以被布置成多个垂直列(例如，实质上垂直于基板的主表面(即在y方向上)延伸的列)，而每个列具有多个存储器单元。可以以二维配置(例如在x-z平面中)来布置垂直列，形成存储器单元的三维布置，存储器单元在多个垂直堆叠的存储器平面上。三维形式的存储器元件的其他配置也可以构成三维存储器阵列。
作为非限制性的示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起，以形成横穿多个水平级的垂直NAND串。可以设想其他的三维配置，其中一些NAND串在单个存储器级中含有存储器元件，而其他串含有跨越穿过多个存储器级的存储器元件。三维存储器阵列还可以设计成 NOR配置和ReRAM配置。
本领域技术人员将认识到，本文所描述的技术不限于单个专用存储器结构，而是覆盖如本文所描述的并如本领域普通技术人员所理解的在本技术的精神和范围内的许多相关存储器结构。
图2是示例存储器系统100的框图，其描绘了控制器122的一个实施例的更多细节。如本文所用的，闪存存储器控制器是管理储存在闪存存储器上的数据并且与主机(诸如计算机或电子装置)通信的装置。闪存存储器控制器可以具有除了本文所描述的专用功能之外的各种功能。例如，闪存存储器控制器可以格式化闪存存储器，以确保正确地操作存储器，映射出坏的闪存存储器单元，以及分配空闲的存储器单元以替换将来失效的单元。空闲单元的一些部分可以用于将固件保持为操作闪存存储器控制器并且实现其他特征。在操作中，当主机需要从闪存存储器读取数据或者将数据写入到闪存存储器时，其将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(替代地，主机可以提供物理地址)。闪存存储器控制器还可以进行各种存储器管理功能，诸如但不限于磨损均衡(分布写入，以避免磨损否则会反复写入存储器的特定区块)和垃圾收集(在区块满了之后，仅将有效的数据页移动到新的区块，因此可以擦除和重复使用满的区块)。
在控制器122和非易失性存储器裸芯108之间的接口可以是任何适当的闪存存储器接口，诸如Toggle模式200、400或800。在一个实施例中，存储器系统100可以是基于卡的系统，诸如安全数字(SD)或微型安全数字 (micro-SD)卡。在替代实施例中，存储器系统100可以是嵌入式存储器系统的部分。例如，闪存存储器可以嵌入到主机内。在其他示例中，存储器系统100可以是固态驱动器(SSD)驱动的形式。
在一些实施例中，非易失性存储器系统100包含在控制器122和非易失性存储器裸芯108之间的单个信道，本文所描述的主题不限于具有单个存储器信道。例如，在一些存储器系统架构中，根据控制器的能力，2、4、8或更多个NAND信道可以存在于控制器和存储器裸芯之间。在本文所描述的实施例的任一个中，即使在附图中示出了单个信道，但是多于一个信道可以存在于控制器和存储器裸芯之间。
如图2中所描绘的，控制器112包含与主机相接口的前端模块208、与一个或多个非易失性存储器裸芯108相接口的后端模块210、以及进行现在将详细描述的功能的各种其他模块。
图2中描绘的控制器122的组件可以例如采用以下形式：设计为与其他组件一起使用的封装的功能性硬件单元(例如，电学电路)、由通常进行相关功能的特定功能的(微)处理器或处理电路所执行的程序代码的部分(例如，软件或固件)、或者与更大的系统相接口的自包含的硬件或软件组件。例如，每个模块可以包含专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、分立电路的组合、门、或者任何其他类型的硬件、或其组合。替代地或附加地，每个模块可以包含储存在处理器可读装置(例如，存储器)中的软件，以编程控制器122的处理器来进行本文所描述的功能。图2中描绘的架构是一个实现方式，该实现方式可以(或可以不)使用图1中描绘的控制器122的组件(即RAM、ROM、处理器)。
再次参考控制器122的模块，缓冲器管理器/总线控制214管理随机存取存储器(RAM)216中的缓冲器，并且控制控制器122的内部总线判优 (arbitration)。只读存储器(ROM)218储存系统启动代码。尽管在图2 中图示为位于与控制器122分开的位置，在其他实施例中，RAM 216和ROM 218中的一个或两个可以位于控制器内。在RAM 216中储存的其他信息之中，在以下更详细讨论的擦除干扰计数(ED计数)再次被明确地表示。在其他实施例中，RAM和ROM的部分可以既位于控制器122内又位于控制器的外部。另外，在一些实现方式中，控制器122、RAM 216和ROM 218 可以位于分开的半导体裸芯上。
前端模块208包含主机接口220和物理层接口(PHY)222，其提供与主机或下一级的储存控制器的电接口。主机接口220的类型的选择可以取决于正在使用的存储器的类型。主机接口220的示例可以包含但不限于SATA、快速SAST、SAS、光纤通道、USB、PCIe和NVMe。主机接口220典型地促进数据、控制信号和时序信号的传送。
后端模块210包含错误校正码(ECC)引擎224，该ECC引擎224将从主机接收的数据字节编码，并且将从非易失性存储器读取的数据字节解码和错误校正。命令定序器226产生要发送到非易失性存储器裸芯108的命令序列，诸如编程和擦除命令序列。RAID(独立裸芯的冗余阵列)模块228管理RAID奇偶的生成以及失效数据的恢复。RAID奇偶可以用作集成保护的附加级，用于写入到非易失性存储器系统100中的数据。在一些情况下，RAID 模块228可以是ECC引擎224的部分。注意到，RAID奇偶可以添加为如通用名所隐含的额外裸芯或多个裸芯，但其也可以添加在现存的裸芯内，例如作为额外平面、或者额外区块、或者区块内的额外WL。存储器接口230将命令序列提供给非易失性存储器裸芯108并且从非易失性存储器裸芯108接收状态信息。在一个实施例中，存储器接口230可以是双数据速率(DDR) 接口，诸如Toggle模式200、400或800接口。闪存存储器控制层232控制后端模块210的总体操作。
一个实施例包含编程管理器236，该编程管理器236可以用来管理(结合存储器裸芯上的电路)将更靠近字线层的边缘的存储器单元和更远离字线层的边缘的存储器单元编程到表示第一数据的第一数据状态，使得使用第一最终验证电平将更靠近字线层的边缘的存储器单元编程为第一最终阈值电压分布，并且使用第二验证电平将更远离字线层的边缘的存储器单元编程到第二最终阈值电压分布，其中第二验证电平低于第一验证电平并且第二最终阈值电压分布的电压在电压上低于第一阈值电压分布。例如，在一个实施例中，编程管理器236可以进行和/或管理以下描述的图7A和图12的过程。编程管理器236的更多细节也在以下相对于这些附图来提供。编程管理器236可以是电路、一个或多个软件模块的集合、或者电路和软件的组合。
图2中示出的系统100的附加组件包含介质管理层238，其进行非易失性存储器裸芯108的存储器单元的磨损均衡。系统100还可以包含其他分立组件240，诸如外部电接口、外部RAM、电阻器、电容器或可以与控制器 122相接口的其他组件。在替代实施例中，物理层接口222、RAID模块228、介质管理层238和缓冲器管理/总线控制器214中的一个或多个是可选的组件，其不必在控制器122中。
闪存存储器转换层(FTL)或介质管理层(MML)238可以被集成为可以处理闪存存储器错误并与主机接口的闪存存储器管理的一部分。特别地， MML可以是闪存存储器管理中的模块，并且可以负责NAND管理的内部。特别地，MML 238可以包含存储器装置固件中的算法，该算法将来自主机的写入转换成对裸芯108的闪存存储器126的写入。可能需要MML 238，因为：1)闪存存储器可能具有有限的耐用性；2)闪存存储器126可能仅可以在多个页中写入；和/或3)除非闪存存储器作为区块被擦除，否则闪存存储器126可能不被写入。MML 238理解闪存存储器126的这些潜在限制，这些潜在限制可能对主机是不可见的。因此，MML 238尝试将来自主机的写入转换成到闪存存储器126中的写入。如下所述，可以使用MML 238来识别和记录不稳定位。这种不稳定位的记录可以用于评估区块和/或字线(字线上的存储器单元)的健康状况。
控制器122可以与一个或多个存储器裸芯108相接口。在一个实施例中，控制器122和多个存储器裸芯(同时包括非易失性储存系统100)实现固态驱动器(SSD)，其可以模拟、替换或者用于代替主机内部的硬盘驱动器，作为在笔记本电脑、平板电脑、服务器中的NAS装置等。此外，SSD不需要作为硬盘驱动器工作。
非易失性存储系统的一些实施例将包含连接到一个控制器122的一个存储器裸芯108。然而，其他实施例可以包含与一个或多个控制器122通信的多个存储器裸芯108。在一个示例中，多存储器裸芯可以被分组到一组存储器封装中。每个存储器封装包含与控制器122通信的一个或多个存储器裸芯。在一个实施例中，存储器封装包含在其上安装有一个或多个存储器裸芯的印刷电路板(或类似结构)。在一些实施例中，存储器封装可以包含模制材料，以包封存储器封装的存储器裸芯。在一些实施例中，控制器122在物理上与存储器封装中的任一个分开。
图3是包含多个存储器单元的单片三维存储器结构126的一个示例实施例的一部分的立体图。例如，图3示出了存储器的一个区块的一部分。所描绘的结构包含定位于交替的电介质层和导电层的堆叠上方的位线BL的集合。出于示例目的，电介质层中的一个被标记为D，并且导电层(也被称为字线层)中的一个被标记为W。交替的电介质层和导电层的数量可以基于特定的实施需求而变化。一组实施例包含108-216个交替的电介质层和导电层，例如96个数据字线层、8个选择层、4个虚设字线层和108个电介质层。也可以使用多于或少于108-216个层。如以下将解释的，交替的电介质层和导电层由局部互连L1(隔离区域)分割成四个“指状物”。图3仅示出了两个指状物和两个局部互连L1。在交替的电介质层和字线层下方是源极线层SL。存储器孔形成在交替的电介质层和导电层的堆叠体中。例如，存储器孔中的一个被标记为MH。注意到，在图3中，电介质层被描绘为透明的，使得读者可以看到定位在交替的电介质层和导电层的堆叠体中的存储器孔。在一个实施例中，通过采用包含电荷俘获层的材料填充存储器孔以形成存储器单元的垂直列，来形成NAND串。每个存储器单元可以储存一位或多位数据。以下相对于图4A-4F提供三维单片存储器结构126的更多细节。
图4A是解释存储器结构126的一个示例性组织的框图，该存储器结构 126被分割成两个平面302和304。每个平面则被分割成M个区块。在一个示例中，每个平面具有大约2000个区块。然而，也可以使用不同数量的区块和平面。在一个实施例中，对于两个平面存储器，区块ID通常是这样的：偶数区块属于一个平面而奇数区块属于另一个平面；因此，平面302包含区块0、2、4、6，...，而平面304包含区块1、3、5、7，...。在一个实施例中，存储器单元的区块是擦除的单位。换言之，区块的所有存储器单元被一起擦除。在其他实施例中，出于其他原因，存储器单元可以被分组成区块，诸如将存储器结构126组织为使能信令(signaling)和选择电路。
图4B-4F描绘了示例3D NAND结构。图4B是描绘来自存储器结构126 的一个区块的一部分的俯视图的框图。图4B中描绘的区块的部分对应于图 4A的区块2中的部分306。从图4B中可以看出，图4B中描绘的区块在332 的方向上延伸。在一个实施例中，存储器阵列将具有60个层。其他实施例具有少于或多于60个层。然而，图4B仅示出了顶层。
图4B描绘了表示垂直列的多个圆。垂直列中的每一个包含多个选择晶体管和多个存储器单元。在一个实施例中，每个垂直列实现NAND串，并且因此可以被称为存储器列。存储器列还可以实现除NAND之外的其他类型的存储器。图4B描绘了垂直列422、432、442和452。垂直列422实现 NAND串482。垂直列432实现NAND串484。垂直列442实现NAND串 486。垂直列452实现NAND串488。垂直列的更多细节在以下提供。由于图4B中描绘的区块在箭头330的方向上以及在箭头332的方向上延伸，所以区块包含比图4B中所描绘的垂直列更多的垂直列。
图4B还描绘了位线的集合415，包含位线411、412、413、414，...， 419。图4B示出了24个位线，因为仅描绘了区块的一部分。可以预期多于 24个位线连接到区块的垂直列。代表垂直列的圆中的每一个具有“x”，来指示其到一个位线的连接。例如，位线414连接到垂直列422、432、442和452。
图4B中描绘的区块包含隔离区域402、404、406、408和410的集合，其用于将区块的每个层分割成四个区域；例如，图4B中描绘的顶层被分割成被称为指状物的区域420、430、440和450。在实现存储器单元的区块的层中，该四个区域被称为字线指状物，该字线指状物由隔离区域分开(也用作局部互连)。在一个实施例中，区块的公共级上的字线指状物在区块的端部处连接在一起，以形成单个字线。在另一个实施例中，相同级上的字线指状物不连接在一起。在一个示例实现方式中，位线仅连接到区域420、430、 440和450中的每一个中的一个垂直列。在该实现方式中，每个区块具有活动列的16个行，并且每个位线连接到每个区块中的四个行。在一个实施例中，连接到公共位线的四个行的全部连接到相同字线(经由相同层上的连接在一起的不同字线指状物)；因此，系统使用源极侧选择线和漏极侧选择线来选择要经受存储器操作(编程、验证、读取和/或擦除)的四个行中的一个 (或另一个子集)。
隔离区域402、404、406、408和410还将各种层连接到垂直列下方的源极线。在一个实施例中，隔离区域402、404、406、408和410填充有SiO2 (阻挡)层和多晶硅(源极线连接)层。
尽管图4B示出了：每个区域具有四行的垂直列，区块中具有四个区域且十六行的垂直列，但是这些确切的数字是示例实现方式。其他实施例可以包含每个区块的更多或更少区域，每个区域的更多或更少行的垂直列，以及每个区块的更多或更少行的垂直列。
图4B还示出了交错的垂直列。在其他实施例中，可以使用不同的交错模式。在一些实施例中，垂直列不是交错的。
图4C描绘三维存储器结构126的实施例的一部分，其示出了沿着图4B 的线AA的截面图。该截面图切穿垂直列432和434以及区域430(参见图 4B)。图4C的结构包含四个漏极侧选择层SGD0、SGD1、SGD2和SGD3；四个源极侧选择层SGS0、SGS1、SGS2和SGS3；四个虚设字线层DD0、 DD1、DS0和DS1；以及用于连接到数据存储器单元的四十八个数据字线层 WLL0-WLL47。其他实施例可以实现多于或少于四个漏极侧选择层、多于或少于四个源极侧选择层、多于或少于四个虚设字线层、以及多于或少于四十八个字线层(例如，96个字线层)。垂直列432和434描绘为突出穿过漏极侧选择层、源极侧选择层、虚设字线层和字线层。在一个实施例中，每个垂直列包括NAND串。例如，垂直列432包括NAND串484。垂直列432的 NAND串具有在堆叠体底部处的源极端和在堆叠体顶部处的漏极端。如与图 4B一致，图4C示出经由连接器415连接到位线414的垂直列432。还描绘了隔离区域404和406。源极线SL和阱区P-阱101在垂直列和以下列出的层之下、并且在下面的基板之上。存储器单元的区块将共享公共的阱区，并且在擦除操作中，擦除电压Verase施加到P阱101，以及通过源极线SL施加到垂直列的沟道区域。
为便于参考，漏极侧选择层SGD0、SGD1、SGD2和SGD3；源极侧选择层SGS0、SGS1、SGS2和SGS3；虚设字线层DD0、DD1、DS0和DS1；以及字线层WLL0-WLL47被统称为导电层。在一个实施例中，导电层由TiN 和钨的组合制成。在其他实施例中，可以使用其他材料(诸如掺杂多晶硅、诸如钨的金属、或金属硅化物)来形成导电层。在一些实施例中，不同的导电层可以由不同的材料形成。导电层之间是电介质层DL0-DL61。例如，电介质层DL51在字线层WLL43上方并且在字线层WLL44下方。在一个实施例中，电介质层由SiO2制成。在其他实施例中，可以使用其他电介质材料来形成电介质层。
非易失性存储器单元沿着垂直列形成，该垂直列延伸穿过堆叠体中的交替的导电层和电介质层。在一个实施例中，存储器单元被布置在NAND串中。字线层WLL0-WLL47连接到存储器单元(也称为数据存储器单元)。虚设字线层DD0、DD1、DS0和DS1连接到虚设存储器单元。虚设存储器单元不储存主机数据(从主机提供的数据，诸如来自主机的用户的数据)，而数据存储器单元有资格储存主机数据。漏极侧选择层SGD0、SGD1、SGD2 和SGD3用于将NAND串从位线电连接和断开。源极侧选择层SGS0、SGS1、 SGS2和SGS3用于将NAND串从源极线SL电连接和断开。
为了增加数据储存的密度，可以通过包含更多层的字线和增加存储器结构在z方向上的高度，来增加区块大小。随着区块大小的增加，这可能导致区块良率、区块预算、数据分配的效率和速度、以及垃圾收集等问题。在一些实施例中，通过允许在子区块级的擦除和编程，可以引入子区块结构来帮助解决这些问题。图4C图示了将区块分成上部子区块SB1和下部子区块SB1 的示例。其他实施例可以使用更大数量的子区块。在图4C中，下部子区块 SB0包含字线层WLL0-WLL23，并且上部子区块包含字线层 WLL24-WLL47。在图4C的实施例中，子区块由一对虚设字线DSB0和DSB1 分开。其他实施例可以在子区块之间具有更多或更少的虚设字线，并且可以附加地或替代地包含大小或结构与存储器单元晶体管不同的不可编程的子区块结式晶体管。
图4D描绘了图4C中部分地描绘的区块的导电层(SGD0、SGD1、SGD2、 SGD3、SGS0、SGS1、SGS2、SGS3、DD0、DD1、DS0、DS1和WLL0-WLL47) 的逻辑表示。如以上相对于图4B所提到的，在一个实施例中，隔离区域402、 404、406、408和410将每个导电层分解成四个区域或指状物。例如，字线层WLL31被分割成区域460、462、464和466。对于字线层(WLL0-WLL31)，该区域被称为字线指状物；例如，字线层WLL46被分割成字线指状物460、 462、464和466。在一个实施例中，相同级上的四个字线指状物连接在一起。在另一个实施例中，每个字线指状物作为分开的字线进行操作。字线可以再次分成多个子区块。
漏极侧选择栅极层SGD0(顶层)也被分割成区域420、430、440和450，也被称为指状物或选择线指状物。在一个实施例中，相同级上的四个选择线指状物连接在一起。在另一个实施例中，每个选择线指状物作为分开的字线进行操作。
图4E描绘了包含垂直列432的一部分的图4C的区域429的截面图。在一个实施例中，垂直列是圆形的并且包含四个层；然而，在其他实施例中，可以包含多于或少于四个层，并且可以使用其他形状。在一个实施例中，垂直列432包含由诸如SiO2的电介质制成的内芯层470。也可以使用其他材料。多晶硅沟道471围绕内芯470。也可以使用除多晶硅之外的材料。注意到，它是连接到位线的沟道471。隧穿电介质472围绕沟道471。在一个实施例中，隧穿电介质472具有ONO结构。诸如(例如)硅氮化物的电荷俘获层 473围绕隧穿电介质472。也可以使用其他存储器结构材料和结构。本文所描述的技术不限于任何特定的材料或结构。
图4E描绘了电介质层DLL51、DLL52、DLL53、DLL54和DLL55，以及字线层WLL43、WLL44、WLL45、WLL46和WLL47。字线层中的每一个包含由铝氧化物层477围绕的字线区域476，铝氧化物层477由阻挡氧化物(SiO2)层478围绕。字线层与垂直列的物理交互形成存储器单元。因此，在一个实施例中，存储器单元包括沟道471、隧穿电介质472、电荷俘获层 473、阻挡氧化物层478、铝氧化物层477和字线区域476。例如，字线层 WLL47及垂直列432的一部分包括存储器单元MC1。字线层WLL46及垂直列432的一部分包括存储器单元MC2。字线层WLL45及垂直列432的一部分包括存储器单元MC3。字线层WLL44及垂直列432的一部分包括存储器单元MC4。字线层WLL43及垂直列432的一部分包括存储器单元MC5。在其他架构中，存储器单元可以具有不同的结构；但是，存储器单元将仍然是储存单位。
当编程存储器单元时，电子储存在电荷俘获层473的与存储器单元相关联的部分中。响应于字线区域476上的适当的电压，这些电子从沟道471通过隧穿电介质472被吸入到电荷俘获层473中。存储器单元的阈值电压(Vth) 与储存的电荷的量成比例地增加。在一个实施例中，通过电子到电荷俘获层中的福勒-诺德海姆(Fowler-Nordheim)隧穿来实现编程。在擦除操作期间，电子返回到沟道，或者空穴被注入到电荷俘获层中，以与电子复合。在一个实施例中，经由诸如栅致漏极泄漏(GIDL)之类的物理机制使用到电荷俘获层中的空穴注入来实现擦除。
图4F示出遍布整个区块的物理字线WLL0-WLL47。图4F的结构对应于图4A-E的区块2中的部分306，包含位线411、412、413、414，...，419。在区块内，每个位线连接到四个NAND串。漏极侧选择线SGD0、SGD1、 SGD2和SGD3用于确定四个NAND串中的哪个连接到相关联的位线。该区块也可以被认为分割成四个指状物：指状物0、指状物1、指状物2和指状物3。指状物0对应于由SGD0和SGS0控制的那些垂直NAND串，指状物 1对应于由SGD1和SGS1控制的那些垂直NAND串，指状物2对应于由 SGD2和SGS2控制的那些垂直NAND串，并且指状物3对应于由SGD3和 SGS3控制的那些垂直NAND串。图4F的示例再次示出了分开成上部子区块SB1和下部子区块SB0，但是图4C中的中间的虚设字线DSB0和DSB0 未明确表示。
尽管图4A-4F的示例存储器系统是包含具有电荷俘获材料的垂直 NAND串的三维存储器结构，但是其他(2D和3D)存储器结构也可以与本文所描述的技术一起使用。例如，也可以使用浮置栅极存储器(例如，NAND 型和NOR型闪存存储器ReRAM存储器、磁阻存储器(例如MRAM)和相变存储器(例如PCRAM))。
ReRAM存储器的一个示例包含在由X线和Y线(例如，字线和位线) 存取的交叉点阵列中布置的可逆电阻开关元件。在另一个实施例中，存储器单元可以包含导电电桥式存储器元件。导电电桥式存储器元件也可以被称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电电桥式存储器元件可以用作状态改变元件。在一些情况下，导电电桥式存储器元件可以包含两个固体金属电极(一个相对惰性的(例如钨)和另一个电化学活性的(例如银或铜))，在两个电极之间具有固体电解质的薄膜。随着温度增加，离子的迁移率也增加，使得导电电桥式存储器单元的编程阈值降低。因此，导电电桥式存储器元件在温度上可具有宽范围的编程阈值。
磁阻存储器(MRAM)由磁储存元件来储存数据。元件从由薄绝缘层分开的两个铁磁板形成，该铁磁板中的每一个可以保持磁化。两个板中的一个是设定为特定极性的永磁体；另一个板的磁化可以改变，以匹配外部磁场的磁化以储存存储器。这种配置称为自旋阀，并且是MRAM位的最简单的结构。存储器装置从这样的存储器单元的网格构建。在用于编程的一个实施例中，每个存储器单元位于相互成直角布置的一对写入线(平行于单元、一个在单元上方而一个在单元下方)之间。当电流通过它们时，形成诱导的磁场。
相变存储器(PCRAM)利用了硫属化物玻璃(chalcogenide glass)的独特行为。一个实施例通过简单地改变锗原子与激光脉冲(或来自另一源的光脉冲)的协调状态，使用GeTe-Sb2Te3超晶格来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来禁止存储器单元。注意到，在本文档中的“脉冲”使用不需要方形脉冲，而是包含声音、电流、电压光或其他波的(连续或非连续)的振动或突发。
如上所述的存储器系统可以被擦除、编程和读取。在成功的编程过程(具有验证)结束时，根据情况，存储器单元的阈值电压应当在编程的存储器单元的阈值电压的一个或多个分布内，或者在擦除的存储器单元的阈值电压的分布内。图5图示了当每个存储器单元储存三个数据位时，存储器单元阵列的示例阈值电压分布。然而，其他实施例可以使用每个存储器单元的其他数据容量(例如，每个存储器单元的一个、两个、四个或五个数据位)。图5 示出了对应于八个数据状态的八个阈值电压分布。第一阈值电压分布(数据状态)S0表示擦除的存储器单元。其他七个阈值电压分布(数据状态)S1-S17 表示编程的存储器单元，并且因此也被称为编程的状态。每个阈值电压分布 (数据状态)对应于数据位的集合的预定值。编程到存储器单元中的数据与单元的阈值电压电平之间的特定关系取决于单元所采取的数据编码方案。在一个实施例中，使用格雷码分配(Gray code assignment)将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其邻近的物理状态，则将仅影响一个位。
图5还示出了用于从存储器单元读取数据的七个读取参考电压Vr1、 Vr2、Vr3、Vr4、Vr5、Vr6和Vr7。通过测试(例如，进行感测操作)给定存储器单元的阈值电压高于还是低于七个读取参考电压，系统可以确定存储器单元在哪个数据状态(即，S0、S1、S2、S3、...)中。
图5还示出了七个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和 Vv7。当将存储器单元编程到数据状态S1时，系统将测试那些存储器单元是否具有大于或等于Vv1的阈值电压。当将存储器单元编程到数据状态S2时，系统将测试该存储器单元是否具有大于或等于Vv2的阈值电压。当将存储器单元编程到数据状态S3时，系统将确定存储器单元是否具有它们的大于或等于Vv3的阈值电压。当将存储器单元编程到数据状态S4时，系统将测试那些存储器单元是否具有大于或等于Vv4的阈值电压。当将存储器单元编程到数据状态S5时，系统将测试那些存储器单元是否具有大于或等于Vv5的阈值电压。当将存储器单元编程到数据状态S6时，系统将测试那些存储器单元是否具有大于或等于Vv6的阈值电压。当将存储器单元编程到数据状态 S7时，系统将测试那些存储器单元是否具有大于或等于Vv7的阈值电压。
在称为全序列编程(full sequence programming)的一个实施例中，存储器单元可以从擦除数据状态S0直接编程到编程数据状态S1-S7中的任一个。例如，可以首先擦除要编程的存储器单元的总体，使得该总体中的所有存储器单元处于擦除数据状态S0中。然后，使用编程过程来将存储器单元直接编程到数据状态S1、S2、S3、S4、S5、S6和/或S7。例如，当一些存储器单元从数据状态S0编程到数据状态S1时，其他存储器单元从数据状态S0 编程到数据状态S2和/或从数据状态S0编程到数据状态S3，等等。图5中的箭头表示全序列编程。除了全序列编程(包括但不限于多阶段/时期编程) 之外，本文所描述的技术还可以与其他类型的编程一起使用。在一些实施例中，数据状态S1-S7可以重叠，控制器122依靠ECC来识别储存的正确数据。
图6是描绘了将数据值赋值给数据状态的一个示例的表。在图6的表中， S0＝111。S1＝110，S2＝200，S3＝000，S4＝010，S5＝011，S6＝001并且 S7＝101。也可以使用数据的其他编码。在本文中公开的技术不需要特定的数据编码。
在一个实施例中，当区块经受擦除操作时，所有存储器单元被移动到数据状态S0(擦除状态)。如以下进一步讨论的，当存储器结构允许子区块时，擦除物理区块的擦除选择的子区块，而不擦除未选择的子区块。在图6 的实施例中，当存储器单元被擦除时(例如，在数据状态S0中)，在存储器单元中储存的所有位是1。
图7A是描述用于由控制器122进行的编程的过程的一个实施例的流程图。在一些实施例中，主机可以执行控制器的功能，而不具有专用控制器。在步骤702中，控制器122向一个或多个存储器裸芯108发送指令，以编程数据。在步骤704中，控制器122将一个或多个地址发送到一个或多个存储器裸芯108。一个或多个逻辑地址指示在哪里编程数据。在步骤706中，控制器122将要编程的数据发送到一个或多个存储器裸芯108。在步骤708中，控制器122从一个或多个存储器裸芯108接收编程的结果。示例结果包含数据已成功编程，编程操作失败的指示，以及数据已编程但在不同的位置处的指示，或者其他结果。在步骤710中，响应于在步骤708中接收的结果，控制器122更新其维护的系统信息。在一个实施例中，系统维护指示每个区块的状态信息的数据表。该信息可以包含逻辑地址到物理地址的映射、哪些区块/字线是导通/关断(或部分地导通/关断)的、哪些区块/字线是坏的、等等。
在一些实施例中，在步骤702之前，控制器122将从主机接收主机数据和要编程的指令，并且控制器将运行ECC引擎224，以从主机数据创建代码字，如本领域中已知且在以下更详细描述的。这些代码字是在步骤706中所发送的数据。控制器也可以对数据进行加扰(scramble)，以实现相对于存储器单元的损耗均衡。
图7B是描述了用于编程的过程的一个实施例的流程图。响应于图7A 的步骤(即，响应于来自控制器122的指令、数据和地址)，由存储器裸芯进行图7B的过程。在一个示例实施例中，在状态机112的方向上，使用如上所述的一个或多个控制电路在存储器裸芯108上进行图7B的过程。图7B 的过程也可以用于实现如上所述的全序列编程。此外，图7B的过程可以用于实现多阶段编程过程的每个阶段。
典型地，在编程操作期间(经由选择的字线)施加到控制栅极的编程电压被施加为一系列编程脉冲。一组验证脉冲在编程脉冲之间，以进行验证。在许多实现方式中，编程脉冲的幅度随着每个连续脉冲增加预定步长。在图 7B的步骤770中，编程电压(Vpgm)初始化为起始幅度(例如，～12-16V 或另一适当的电平)，并且由状态机112维护的编程计数器PC初始化为1。在步骤772中，将编程信号Vpgm的编程脉冲施加到选择的字线(为编程所选择的字线)。在一个实施例中，同时编程的存储器单元的组全部连接到相同的字线(选择的字线)。未选择的字线接收一个或多个提升电压(例如，～ 7-11伏特)，以进行本领域已知的提升方案。如果存储器单元应当被编程，则对应的位线接地。另一方面，如果存储器单元应当保持在其当前的阈值电压，则对应的位线连接到Vdd，以禁止编程。在步骤772中，编程脉冲同时施加到连接到选择的字线的所有存储器单元，使得连接到选择的字线的存储器单元中的全部同时被编程。换言之，它们是在相同时间处或者在重叠的时间期间(两者都被认为是同时的)被编程的。以此方式，连接到选择的字线的存储器单元的全部将同时使其阈值电压改变，除非它们已经被锁定不能编程。
在步骤774中，使用适当的验证参考电压集合来验证适当的存储器单元，以进行一个或多个验证操作。在一个实施例中，通过应用为编程所选择的存储器单元的阈值电压是否已经达到适当的验证参考电压的测试，来进行验证过程。
在步骤776中，确定是否所有存储器单元已经达到其目标阈值电压(通过)。如果是，则因为所有选择的存储器单元都被编程并且验证到其目标状态，编程过程完成并且是成功的。在步骤778中报告“通过”的状态。如果在 776中确定了不是所有的存储器单元已经达到其目标阈值电压(失败)，则编程过程继续到步骤780。
在步骤780中，系统对还未达到它们相应的目标阈值电压分布的存储器单元的数量进行计数。换言之，系统对到目前为止验证过程已经失败的存储器单元的数量进行计数。这个计数可以由状态机、控制器或其他逻辑装置完成。在一个实现方式中，感测区块中的每一个将储存它们相应的单元的状态 (通过/失败)。在一个实施例中，存在一个总计数，其反映上一个验证步骤已经失败的当前正在编程的存储器单元的总数量。在另一个实施例中，为每个数据状态保留分开的计数。
在步骤782中，确定来自步骤780的计数是否小于或等于预定限制。在一个实施例中，预定限制是可以在对存储器单元的页的读取过程期间由错误校正码(ECC)校正的位的数量。如果失败的存储器单元的数量小于或等于预定限制，则可以停止编程过程并且在步骤778中报告“通过”的状态。在这种情况下，正确地编程足够的存储器单元，使得可以在读取过程期间使用 ECC校正还未完全编程的很少的剩余的存储器单元。在一些实施例中，步骤 780将对每个扇区、每个目标数据状态或其他单位的失败的单元的数量进行计数，并且在步骤782中将要将这些计数单独地或共同地与阈值进行比较。
在另一个实施例中，预定限制可以小于可以在读取过程期间由ECC校正的位的数量，以允许将来的错误。当对少于页的所有存储器单元进行编程或者将对仅一个数据状态(或少于所有状态)的计数进行比较时，预定限制可以是可以在用于存储器单元的页的读取过程期间由ECC校正的位的数量的一部分。在一些实施例中，限制不是预定的。代替的，其基于已经为页计数的错误的数量、所进行的编程-擦除周期的数量或者其他标准来变化。
如果失败的存储器单元的数量不小于预定限制，则编程过程在步骤784 处继续，并且编程计数器PC核对编程限制值(PL)。编程限制值的示例包含12、20和30；但是，也可以使用其他值。如果编程计数器PC不小于编程限制值PL，则在步骤788中认为编程过程失败并且报告失败(FAIL)的状态。这是编程故障的一个示例。如果编程计数器PC小于编程限制值PL，则过程继续到步骤786处，在此期间，编程计数器PC递增1，并且编程电压Vpgm提升直到下一个幅度。例如，下一个脉冲将具有比先前的脉冲大一个步长(例如，0.1-0.5伏特的步长)的幅度。在步骤786之后，过程循环回到步骤772，并且将另一编程脉冲施加到选择的字线，使得进行图7B的编程过程的另一次迭代(步骤772-786)。
总体上，在验证操作和读取操作期间，选择的字线连接到电压(参考信号的一个示例)，其电平被指定用于每个读取操作(例如，参见图5的读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或验证操作(例如参见图5的验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)，以便确定有关的存储器单元的阈值电压是否已经达到这样的电平。在施加字线电压之后，测量存储器单元的传导电流，以响应于施加到字线的电压来确定存储器单元是否导通(传导电流)。如果传导电流被测量为大于某个值，则假定存储器单元导通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未被测量为大于某个值，则假定存储器单元不导通并且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择的存储器单元在其控制栅极处提供有一个或多个读取通过电压，使得这些存储器单元将作为通过栅极(例如，传导电流而不论它们是否被编程或擦除)来操作。
在读取或验证操作期间，存在许多方法来测量存储器单元的传导电流。在一个示例中，通过对感测放大器中的专用电容器放电或充电的速率来测量存储器单元的传导电流。在另一个示例中，选择的存储器单元的传导电流允许(或者未能允许)包含存储器单元的NAND串对相应的位线进行放电。在一段时间之后测量位线上的电压，以看它是否已经放电。注意到，本文所描述的技术可以与本领域已知的用于验证/读取的不同方法一起使用。也可以使用本领域已知的其他读取和验证技术。
在一些实施例中，控制器122从主机(或客户端、用户等)接收请求，以将主机数据(从主机接收的数据)编程到存储器系统中。在一些实施例中，控制器122将要编程的主机数据布置成数据的单元。例如，控制器122可以将主机数据布置成页、字线单元、区块、巨型区块或其他单元。为了本文档的目的，区块是存储器单元的物理分组。在一个示例中，区块是擦除的单位。但是，在其他示例中，区块不需要是擦除的单位。在一个示例中，区块包括由不中断的字线所连接的存储器单元的集合，诸如连接到公共的字线的集合的NAND串的集合。也可以使用其他物理布置。
图7B的步骤772包含将编程序电压脉冲施加到选择的字线上。图7B 的步骤774包含验证，该验证在一些实施例中包括将验证参考电压施加在选择的字线上。由于步骤772和774是迭代循环的一部分，因此编程电压被施加为一系列幅度逐步增加的电压脉冲。在电压脉冲之间，施加验证参考电压。这在图7C中示出，其示出了在步骤772的三次连续的迭代期间所施加的编程电压脉冲792、794和796。在编程电压脉冲792、794和796之间，系统通过将验证参考电压施加为验证脉冲来测试存储器单元，以确定存储器单元的阈值电压是否大于相应的验证参考电压。
回看图4B，存储器结构描绘有在隔离区域402、404、406、408和410 之间的四行存储器孔。在一些实施例中，当存储器单元进一步按比例缩小时，一种方法是减少用于分开指状物的隔离区域的数量，或者在不增加隔离区域的数量的情况下增加存储器孔的数量。隔离区域也用于让蚀刻剂蚀刻掉在多个氧化物/氮化物层堆叠体内的硅氮化物(SiN)层，并且以将用作字线层的钨层来替换它们。换言之，当首先制造存储器堆叠体时，沉积电介质材料(氧化物)和硅氮化物的交替的层，或者以其他方式放置。然后通过氧化物/氮化物的交替层形成存储器孔。然后添加组成存储器孔的各种材料，如图4E中所示。然后将隔离区域刻入到堆叠体中。随后，经由隔离区域插入蚀刻剂，以便蚀刻掉硅氮化物。一旦移除硅氮化物，钨用于替换硅氮化物。该钨将变成字线层。
如果与存储器孔相比较，隔离区域的数量减少，则这意味着每两个邻近的隔离区域之间将存在更多的存储器孔。这也意味着在每两个邻近的隔离区域之间更大面积的硅氮化物需要被蚀刻掉并且被钨替代，并且因此硅氮化物蚀刻工艺将花费更长的时间。由于围绕外部存储器孔(更靠近隔离区域的存储器孔)的硅氮化物层将由来自垂直蚀刻穿过隔离区域的蚀刻剂(典型地为热磷酸)较早地蚀刻，而围绕内部存储器孔(更靠近隔离区域的存储器孔) 的硅氮化物层将较晚地蚀刻，所以外部存储器孔内的电介质层(SiO2层)将长时间地暴露于蚀刻剂。由于这种暴露差异，外部存储器孔的SiO2层将比内部存储器孔被更多地蚀刻掉。这将导致外部存储器孔内部的更薄的电介质层厚度，这导致了更快的存储器单元编程和擦除。这也将导致内部存储器孔的电介质层厚度相对较厚，这导致更慢的存储器编程和擦除速度。
当如上所述对存储器单元进行编程时，在图7B的步骤772处施加编程脉冲之前，如果存储器单元应该被编程，则对应的位线接地。另一方面，如果存储器单元应当保持在其当前的阈值电压，则对应的位线连接到编程禁止电平(诸如Vdd)。在许多实施例中，擦除的区块的字线被编程为在源极端采用图4A-4F的字线WL0表示。由于选择的字线和位线之间的列的其他存储器单元被擦除，这允许位线上的电平均匀地施加到选择的字线的存储器单元，而如果中间的存储器单元中的任一个被编程，则可以阻止存储器单元的这个预充电。然后以从NAND串的底部上的源极侧朝向漏极端处的位线工作的顺序，顺序地写入区块的字线。这在图8A中示意性地示出。
图8A是图4A-4F的简化版本，其描述了用于顺序地从源极端(在底部处)朝向漏极端来编程存储器单元的区块的字线的过程的一个实施例。该区块示出为在下部子区块SB0被编程并且上部子区块SB1的前几个字线已被写入的阶段。位于顶部的点画区域表示在串的端部处的选择栅极和任何虚设字线，NAND串通过该串的端部分别连接到在任一端处的位线和源极线。中心的点画区域表示子区块SB0和SB1(诸如图4C的DSB0和DSB1)之间的任何虚设字线，以及子区块之间的任何结式晶体管(如果这些包含在结构中)。在许多实施例中，在标准的编程操作中，源极端和漏极端处的虚设字线以及子区块间的虚设字线(如果包含)不被重写。
在存储器系统允许在子区块级进行编程和擦除的实施例中，一个子区块的状态可以影响另一个子区块的操作。无论下部子区块SB0是否被编程，图 8A中图示的标准的编程顺序可以用在上部子区块S1上，因为下部子区块 SB0不在位线与选择的字线之间。相似地，如果上部子区块SB1被擦除，则在完全的物理区块擦除之后，标准的编程顺序可以用于下部子区块SB0。然而，在上子区块SB1被编程但下子区块SB0已经被擦除并将被编程的情况下，在一些实施例中可以更改编程顺序。
图8B图示了上部子区块SB1被编程并且下部子区块将被编程的情况。当随着阻断来自位线侧的预充电而编程上部子区块SB1时，用于下部子区块 SB0的常规的编程顺序(从源极侧编程)会产生问题。常规的顺序也可能导致与在上部子区块SB1中编程的数据相关的严重的编程干扰。
为了帮助缓解这些问题，图8B图示了使用逆向或“镜像”的编程顺序的实施例，其中下部子区块SB0的字线顺序地从中间向下进行编程。然后可以将列从源极线而不是位线预充电到编程禁止电平或编程使能电平，当编程上部子区块SB1时，避免在从顶侧进行预充电时可能出现的问题。
在诸如图3和图4A-4F所图示的3D NAND结构的擦除过程中，通过在将字线设定为擦除使能电平时，将擦除电压施加到沟道区域来执行擦除操作。例如，接地或其他低电压值的擦除使能电平，诸如0.5V或更通常地在 0-1.0V的范围内。图9A图示了对于如图4C和4E中的结构的单个存储器单元的情况，但是旋转了视图，使得列现在从左到右行进。在字线将控制栅极设定为擦除使能电压的情况下，擦除电压从P阱(图4C的101)通过源极线SL施加到列的内芯周围的沟道区域(图4F的沟道区域471)。通过将沟道区域设定为例如Verase＝20-25V的擦除电压，在电荷俘获层上形成电场，将电荷拉离到沟道。这与2D闪存存储器的情况相似，其中区块的存储器单元以水平阵列的方式布局在公共的阱结构上，并且擦除过程将电荷从浮置栅极拉离，除了在2D的情况下电荷由擦除电压直接下拉到阱结构中，而在3D的情况下，在列的沟道区域中拉动电荷，并且然后沿列朝向阱来拉动电荷。
尽管包含图3和图4A-4F的3D结构的闪存存储器通常在区块级进行擦除，但是一些实施例还允许部分区块擦除。特别地，以上相对于图4A-4F、图8A和图8B所描述的子区块结构配置为在子区块级进行编程和擦除。如图9A中所图示的，为了沿着字线擦除存储器单元，字线设定为接地或其他低电压的擦除使能电平，使得当将擦除电压施加到沟道时，期望的电压电平被施加在电荷存储区域两端。代替地，如果字线处于如图9B中图示的相对高的电压(例如～15V)的擦除禁止电平，那么存储器单元将经受与其电荷存储区域上的相同的电场强度。这可以通过向字线施加直接偏置或者通过字线到阱结构的电容耦合来完成。如果使得字线浮置，当将擦除电压施加到阱结构时，字线通过与区块的阱结构的电容耦合上拉，使得在这些单元的电荷存储区域上施加低得多的电压差。因此，即使区块正在经历擦除操作，也可以选择一些字线用于擦除而不选择其他字线。在美国专利公开/0180939 中描述了关于擦除和擦除禁止的更多细节，其通过引用并入本文。在以下的讨论中，将通过使它们的字线浮置来擦除禁止区块的未选择的存储器单元，尽管其他实施例可以对未选择的字线使用直接偏置。
尽管将未选择的子区块的字线设定为浮置减少了擦除未选择的存储器单元的电荷存储区域上的电场，但未选择的存储器单元仍然是与物理区块的擦除选择的子区块相同的物理区块的一部分。因此，未选择的子区块的存储器单元对擦除禁止具有有限的容限，并且可能经历擦除干扰。图10A-10D考虑了不同的子区块擦除场景，这些子区块擦除场景可以在诸如相对于图 4A-4F、8A和8B所描述的两个子区块实施例中出现。
如在图8A和8B中，图10A-10D中的每一个示意性地表示图4A-4F的结构的四个指状物。顶部和底部的点画区域表示在串的端部处的选择栅极和任何虚设字线，并且中心的点画区域表示任何中心的虚设字线或子区块结式晶体管。图10A和10B考虑下部子区块的部分区块擦除，而图10C和10D 考虑上部子区块的部分区块擦除。
在图10A的情况下，上部子区块SB1当前未被写入并且是擦除状态。未选择上部子区块用于擦除，并且字线被留为浮置，而选择下部子区块SB0 被擦除，并且其字线被设定为接地或其他低电压电平的擦除使能电平。在这种情况下，由于未选择的上部子区块已经被擦除，所以不存在擦除干扰的问题。
在图10B的情况下，再次未选择上部子区块SB1，但是上部子区块SB1 先前已经写入有用户数据。未选择的上部子区块的字线留为浮置(以受控的方式)，而下部子区块SB0被选择为被擦除，并且其字线设定为擦除使能电平。在这种情况下，当施加擦除电压时，由于擦除禁止存在有限的容限，SB1 的存储器单元之下的提升的沟道区域现在将与对在上部子区块SB1中储存的用户数据的擦除干扰相关。
图10C和10D关注了上部子区块何时将擦除。在图10C的情况下，下部子区块SB0未被选择用于擦除并且被留为浮置，但其在擦除状态中并且不含有用户数据。上部子区块被擦除选择，其字线设定为低的擦除使能电平。由于未选择的子区块已经在擦除状态中，不存在擦除干扰的问题。
图10D图示了当下部子区块被擦除禁止但写入有用户数据时的情况。为了擦除禁止，下部子区块SB0的字线留为浮置。上部子区块SB1的字线设定为低的擦除使能电平。当擦除电压施加到沟道时，将对未选择的下部子区块中的用户数据的擦除干扰存在关注。
由于考虑了擦除干扰，一旦子区块中的一个被擦除和编程，其他子区块仅循环若干M个周期，之后可以进行对先前编程的子区块的刷新。M的阈值可以随着装置的设计而变化，并且可以基于装置特性来设定，并且例如可以是在寄存器中储存的可设定的参数。取决于装置，M的目标值可以在例如 30-300个写入/擦除(W/E)周期的范围内，M～100作为示例值。
引入相对于图4A-4F、图8A、图8B和图10A-10D所描述的子区块结构，以帮助减轻随着NAND物理区块的大小增加而可能引入的问题。通过将区块分成两个或更多个段，可以单独擦除每个子区块，并且采用分开的页的顺序进行编程。如关于图10A-10D所描述的，通过配置区块以允许上半部和下半部的区块擦除，然而，未擦除的子区块经受来自物理区块的另一个子区块或者“镜像”半区块的擦除干扰：如果一个半个区块经历很多写入/擦除周期，则将刷新另一个区块。在不刷新镜像子区块的情况下，存储器系统可以跟踪子区块中的任一个所经受的写入/擦除周期的数量。在一组示例性实施例中，系统可以跟踪子区块的擦除计数。尽管图4A-4F、图8A、图8B和图10A-10D 示出了两个子区块，但其他实施例可以使用更大数量的子区块。
考虑擦除干扰跟踪方法的两个子区块实施例，每个子区块由一组旗标字节进行跟踪。在子区块中的一个的中间子区块编程中，另一个子区块(或“镜像”子区块)将不被编程超过某一阈值数量M次，其中例如M＝100。调用下部子区块SB0和上部子区块SB1时，对应的擦除干扰计数为ED_SB0和 ED_SB1。因为这些计数对应于其他镜像子区块由于子区块自己已经被擦除和重写而经受的擦除的数量，所以子区块的擦除重置了其自身的计数器，但是导致了其他子区块的计数器递增。
图11以简化的形式重复了图1-4F的若干元件，该若干元件与每个物理区块两个子区块布置中的擦除干扰管理的讨论相关。存储器单元由4个 NAND串的集合(其中的每一个连接在位线BL和源极线SL之间)表示，一个NAND串是指状物中的每一个，源极线SL形成在区块的共享阱区域 P-阱811之上。图11示出了为擦除操作由驱动器813偏置的存储器单元。相对于图1，驱动器813是存储器裸芯108上的用于偏置阵列126来进行擦除操作的读取/写入/擦除电路128、功率控制116、解码元件和其他电路的简化表示。图11示出了上部子区块SB1被擦除选择并且下部子区块SB0未被擦除选择的示例。
驱动器813可以包含各种开关和解码电路、电压供应和调节器电路、以及用于偏置阵列并施加擦除电压的电荷泵。根据该实施例，将擦除选择的存储器单元偏置到诸如接地或0.5V、或者更通常地在0-1V范围内的低电压，而将擦除未选择的存储器单元设定为擦除禁止电平，诸如将它们的字线直接偏置到例如大约15V的高电压，或者通过使未选择的字线浮置以便由擦除电压电容性地上拉。除非将擦除虚设字线中的一些或全部，否则这些字线也将设定为如图11中示出的浮置，或者设定为擦除禁止电平。一旦字线被偏置，擦除电压可以施加到区块的P阱811。
控制电路820可以是包含控制器(122，图1)、片上控制电路(110，图1)、或者这些的一些组合的一个或多个控制电路，并且可以通过硬件、固件、软件或这些的一些组合来实现。根据该实施例，诸如通过维护RAM 中的当前计数，但周期性地和/或在停机时将当前值储存到非易失性存储器中，控制构件可以维护易失性存储器RAM 821、非易失性存储器或两者中的擦除干扰(ED)计数823。
子区块的擦除干扰计数的数据结构可以在区块元数据中维护，其中在每个区块编程操作时其可以修改一次。每次子区块擦除或全区块擦除时，子区块计数被存取和更新一次，其中所有区块的子区块将使其计数器重置。周期性地和/或在停机时，子区块擦除计数可以备份到非易失性存储器中。用于维护子区块的RAM 823或其他存储器需求对于大约一百的阈值是每个子区块约1个字节。对于每个全物理区块两个子区块，这将是每个物理区块2个字节，并且可以保留为闪存存储器转换层(FTL)或介质管理层(MML 238，图2)的一部分。对于典型的存储器系统，这将是约1MB的RAM大小需求。
对于图11的实施例，擦除干扰计数将分别包含对SB0和SB1、ED_SB0 和ED_SB1中的每一个的擦除干扰计数。当子区块SB1被擦除时，其计数器ED_SB1重置为0。检查子区块SB1的计数ED_SB0(其跟踪由于写入SB0 而在SB1上进行了多少次可能的干扰诱导的擦除操作)，以确定其是否已经达到阈值M：如果没有达到阈值M，则ED_SB0递增；并且如果已经达到阈值M，则子区块SB0计划进行刷新操作、垃圾收集或其他补救行动(如由控制电路或使用驱动器813的电路820在子区块SB0上执行的)。在SB0 被擦除而SB1不被擦除的情况下，遵循相同的过程，但是SB0和SB1的角色以及它们的计数器互换。图12是这个过程的流程图，但是该过程是在更通常的情景下。
到目前为止，已经在每物理区块两个子区块的实施例的情景中对擦除干扰管理进行了讨论，其中子区块中的每一个是字线的连续集合。在其他实施例中，特别是随着字线的数量增加，物理区块可以分成更大数量的子区块，例如通过将物理区块分成四分之一区块。当物理区块分成多于两个的区块时，一个区块中的擦除干扰可能来自公共物理区块的相邻子区块和非相邻子区块两者，尽管这可能是具有相邻字线的子区块造成了比非相邻子区块更大数量的干扰的情形。在一些情况下，干扰量还可能取决于子区块在物理区块中的位置，例如更接近源极端。在其他实施例中，子区块不需要是字线的连续集合，但是更通常地是还可以包含交叉存取的字线的一个或多个字线的集合。
考虑到每个物理区块更多子区块的情景(诸如，四分之一区块的情形) 中的擦除干扰跟踪方法，说明了更通常情形下的方面。如果相同物理区块的任何子区块被擦除，不论这些子区块是单独擦除的还是成组擦除的，则将对保持静态数据的子区块中的每一个发生擦除干扰。当其他子区块上的擦除的累积量超过静态子区块的写入/擦除(W/E)阈值时，其可以刷新。当四分之一区块被擦除时，重置其擦除干扰计数，并且其他子区块的计数递增1。如果计数中的任一个达到限制，则这触发对相应的四分之一区块的刷新。在物理相邻的四分之一区块具有更高水平的干扰的情况下，这些可以以更高刻度进行递增。
图12是描述存储器系统维护子区块擦除干扰计数并管理这些计数的过程的一个实施例的流程图。在一个实施例中，如图11中表示的，可以在控制电路或电路820的RAM存储器821中维持擦除干扰计数ED计数823，以相对于擦除干扰来跟踪和管理子区块。
图12开始于步骤1000处，通过维持擦除干扰计数，每个擦除干扰计数对应于子区块，或者更通常地，对应于物理区块的可以连续或可以不连续的一个或多个字线的集合。这些计数可以维持在易失性存储器(诸如控制器的 RAM存储器、非易失性存储器或者这些的一些组合)中。在步骤1004处接收用于子区块i的子区块擦除的命令，之后通过在步骤10004处将子区块i 的字线偏置到擦除使能电平，以及通过在步骤1006处将其他子区块的字线和虚设字线偏置为浮置，来偏置区块以进行子区块擦除操作。(尽管在步骤 1004之后示出了步骤1006，但是顺序可以是逆向的，或者更常用地可以同时进行步骤1004和1006两者)。如以上相对于图11所讨论的，在擦除过程的一个实施例中，选择的子区块(或多个子区块)的字线设定为擦除使能电压(诸如接地或0.5V)，而未选择的存储器单元的字线留为浮置。一旦阵列被偏置，则在步骤1008处将擦除电压(诸如20-25V)施加到区块的阱结构。更通常地，可以同时擦除多于一个的子区块，在这种情况下，子区块 i表示全部的擦除选择的子区块。
在步骤1010处，重置擦除的区块(或多个区块)的计数ED_SBi。虽然在图12的流程中将步骤1010示出为在以下递增步骤之前，但是其也可以在递增步骤之后或同时完成。
在步骤1012处，与子区块i相同物理的子区块(除了子区块i之外)中的每一个将使其计数与阈值进行核对。在一些实施例中，由于不同子区块上的应力可能不同，所以不同的阈值可以用于分开的子区块或子区块的组。这些阈值可以被确定为装置特性的一部分，并且是可设定的参数。例如，这些可以在测试时间内设定。在步骤1014处，可以计划已达到阈值的子区块中的任一个进行刷新、垃圾收集或其他补救行动。刷新、垃圾收集或其他补救行动可以在做出确定时实施，或者由控制电路计划以进行更晚的实施，诸如在后台行动中。在图12的实施例中，步骤1012的比较放置在计数递增之前，但是在其他实施例中，递增可以首先出现。
步骤1016和1020是允许不同子区块递增不同量的可选步骤。在此，该差异递增是基于未被擦除的子区块中的字线的集合是否相邻于在步骤1002 处被选择用于擦除的子区块(子区块i)。由于这导致留为浮置的字线与保持在擦除使能电平处的字线相邻，这可能造成更高水平的擦除干扰。由于该更高水平的擦除干扰，相邻的子区块可以以更高的速率递增，比如在步骤1020增加2而不是1。可以不同地影响干扰量的其他因素也可以类似地并入。
如果在可选步骤1016处确定子区块不相邻于擦除选择的子区块(或者以其他方式未针对不同的增量进行选择)，则在步骤1018处，将计数递增第一标准量(在此采用增加1)。如果不包含步骤1016和1020，则在1018 处，所有的未选择的子区块将接收相同的计数。在其他替代实施例中，不是将擦除干扰计数器重置为0并递增，而是可以将计数重置为阈值并向下递增或递减，直到达到0。
在示例实现方式中，NAND串可以是如上相对于图3和图4A-4F所述的单片三维存储器结构，其中多个电介质层、多个存储器列和多个隔离区域、字线层与多个电介质层交替地布置，形成堆叠体，存储器列垂直地延伸穿过堆叠体的至少一部分。区块的NAND串形成在公共阱结构之上，并且所述区块细分成可以配置为被独立地编程和擦除的若干子区块。
控制构件可以包含控制器(122，图1和图2)、片上控制电路110、或者这些的一些组合，并且可以通过硬件、固件、软件或这些的一些组合来实现。根据该实施例，诸如通过维护RAM中的当前计数，但周期性地和/或在停机时将当前值储存到非易失性存储器中，控制构件可以维护诸如RAM 821 的易失性存储器、非易失性存储器或两者中的计数。对于这些实施例中的任一个，可以在存储器裸芯108和/或控制器122上(诸如在所示的控制器的 RAM存储器122b中)维护计数。
控制构件可以包含擦除电路，所述擦除电路可以包含存储器裸芯108(图 1)上的各种电路，其用于在擦除操作中偏置阵列126。这些表示在读取/写入/擦除电路128、解码电路124、功率控制116中，并且可以包含各种开关和解码电路、电压供应和调节器电路、以及用于偏置阵列并施加擦除电压的电荷泵。根据该实施例，将擦除选择的存储器单元偏置到诸如接地或0.5V、或者更通常地在0-1V范围内的低电压，而将擦除未选择的存储器单元设定为擦除禁止电平(诸如将它们的字线直接偏置到例如大约15V的高电压，或者通过使未选择的字线浮置以便由擦除电压电容性地上拉)。诸如在2D 实施例中施加到基板，或者在3D实施例中通过NAND串的源极线，可以将擦除电压施加到沟道区域。
为了本文档的目的，在说明书中对“实施例”、“一个实施例”、“一些实施例”或“另一个实施例”的引用可以用于描述不同的实施例或相同的实施例。
为了本文档的目的，连接可以是直接连接或间接连接(例如，经由一个或多个其他零件)。在一些情况下，当元件被称为连接到或耦合到另一个元件时，元件可以直接连接到其他元件，或者经由中间元件间接连接到其他元件。当一个元件被称为直接连接到另一个元件时，则元件和另一个元件之间不存在中间元件。如果两个装置直接或间接地连接，使得它们可以在它们之间通信电信号，则两个装置“进行通信”。
为了本文档的目的，术语“基于”可以解读为“至少部分基于”。
为了本文档的目的，在没有附加情景的情况下，使用诸如“第一”对象、“第二”对象和“第三”对象的数值术语可以不隐含对象的排序，而是可以代替地出于识别不同的对象的识别目的。
为了本文档的目的，术语对象的“集合”可以是指一个或多个对象的“集合”。
出于图示和描述的目的已经呈现了前述的详细描述。其不意图穷举或限制所公开的精确形式。鉴于以上教导，可以进行诸多修改和变体。选择所描述的实施例，以便最佳地解释所提出的技术的原理及其应用，以由此使得本领域其他技术人员能够在各种实施例中且以如适合于预期的特定用途的各种修改中最佳地利用所提出的技术。本发明的范围意图由所附权利要求限定。
技术特征：
1.一种设备，包括：
在共享的阱区域之上形成的多个非易失性存储器单元，所述存储器单元包含一个或多个存储器单元的第一集合和一个或多个存储器单元的第二集合，所述第一集合的存储器单元与所述第二集合的存储器单元不同；以及
连接到所述存储器单元的一个或多个控制电路，所述控制电路配置为编程所述存储器单元，并且配置为独立地擦除存储器单元的所述第一集合和所述第二集合中的每一个，所述控制电路还配置为确定自上次已经编程存储器单元的所述第一集合以来，存储器单元的所述第二集合已经被编程和擦除的次数是否大于阈值，并且响应于所述次数超过所述阈值，刷新存储器单元的所述第一集合。
2.如权利要求1所述的设备，其中存储器单元的所述第二集合包含多个不同的子集，其中所述控制器配置为独立地擦除所述子集中的每一个，并且其中存储器单元的所述第二集合已经被编程和擦除的所述次数包含在一个或多个子集上已经进行的擦除的次数。
3.如权利要求2所述的设备，其中所述多个存储器单元布置为一个或多个NAND串，并且其中所述子集中的一个或多个不包含沿着所述NAND串与所述存储器单元的所述第一集合相邻的存储器单元。
4.如权利要求1所述的设备，其中所述多个存储器单元布置为一个或多个NAND串，并且其中所述第一集合的所述存储器单元沿着所述一个或多个NAND串是连续的，并且所述第二集合的所述存储器单元沿着所述一个或多个NAND串是连续的。
5.如权利要求1所述的设备，其中所述控制电路包含连接到所述存储器单元的一个或多个驱动器电路，并且配置为在子区块擦除操作中擦除存储器单元的所述第一集合和所述第二集合中的选择的一个，而不擦除存储器单元的所述第一集合和所述第二集合中的未选择的一个，在所述子区块擦除操作中，所述驱动器电路将选择的集合的所述存储器单元的控制栅极设定为擦除使能电压电平，将未选择的集合的所述存储器单元的控制栅极设定为浮置，并且将擦除电压施加到所述共享的阱区域。
6.如权利要求1所述的设备，其中所述控制电路配置为维护对存储器单元的所述第一集合的计数，响应于存储器单元的所述第二集合被擦除来递增所述计数，并且响应于存储器单元的所述第一集合被擦除来重置所述计数；以及响应于所述计数达到阈值来刷新存储器单元的所述第一集合。
7.如权利要求1所述的设备，其中所述控制电路包含易失性存储器，并且通过递增在所述易失性存储器中维护的计数，跟踪自上次已经编程存储器单元的所述第一集合以来，存储器单元的所述第二集合已经被编程和擦除的次数。
8.如权利要求1所述的设备，其中根据NAND串架构来布置所述存储器单元，其中存储器单元的所述第一集合布置在位线和存储器单元的所述第二集合之间，并且存储器单元的所述第二集合布置在存储器单元的所述第一集合和源极线之间；并且
其中，当编程存储器单元的所述第二集合时，所述控制电路配置为从所述第二集合的最接近所述第一集合的存储器单元朝向最接近所述源极线的所述存储器单元，顺序地编程存储器单元的所述第二集合。
9.如权利要求1所述的设备，其中所述存储器单元是单片三维半导体存储器装置的一部分，其中所述存储器单元布置在基板上方的多个物理级中并且包括电荷储存介质。
10.一种方法，包括：
维护多个计数，每个计数对应于具有多个子区块的NAND串的一个或多个存储器单元的子区块，所述子区块中的每一个包含一个或多个存储器单元，并且每个子区块的所述存储器单元与其他子区块的所述存储器单元不同，其中维护所述多个子区块包含：
对于每个计数，响应于除了对应的子区块之外的子区块被擦除来递增所述计数，并且响应于所述对应的子区块被擦除来重置所述计数；以及
响应于所述对应的计数达到阈值来刷新所述子区块中的第一个。
技术总结
非易失性存储器配置为允许在子区块级进行编程和擦除。在子区块擦除中，诸如通过将它们的字线留为浮置同时将擦除电压施加到子区块所属的物理区块的阱结构，可以选择存储器单元中的一些用于擦除，而不选择其他的存储器单元用于擦除。尽管子区块擦除在未选择的存储器单元之上施加比擦除选择的存储器单元更低的电场，但其仍然将未选择的存储器单元置于一定程度的应力之下，并且可能导致擦除干扰。为了帮助管理该擦除干扰，每个子区块具有相关联的擦除干扰计数，当擦除相同的物理区块的另一个子区块时，该擦除干扰计数递增，但是当该子区块自身被擦除时，重设擦除干扰计数。一旦计数达到阈值，子区块可以标记为进行补救行动，诸如刷新和垃圾收集。
技术研发人员：胡信德
受保护的技术使用者：西部数据技术公司
技术研发日：.03.16
技术公布日：.01.01
