本文公开的本发明构思的实施例涉及一种半导体存储器装置，并且更具体地说，涉及一种基于单元串的堆叠的存储器单元的沟道孔的大小使用地址编码方案(address scramble scheme)的非易失性存储器装置。
背景技术：
半导体存储器装置分为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置读写速度很快，但是当不向其供电时就丢失存储在其中的数据。相反，非易失性半导体存储器装置即使不向其供电也保持存储在其中的数据。因此，非易失性半导体存储器装置用于存储无论是否向其供电都需要保持的信息。
闪速存储器装置可为非易失性半导体存储器装置的示例。闪速存储器装置用作诸如计算机、蜂窝电话、智能电话、个人数字助理(PDA)、手持式个人计算机(PC)、游戏机、传真装置、扫描仪和打印机的信息装置的语音和图像数据存储媒体。近来，正开发具有三维地堆叠的存储器单元的半导体存储器装置，以提高了半导体存储器的集成度。
三维半导体存储器装置可包括单元串，其通过在垂直于衬底的方向上堆叠存储器单元实施，以提高集成度。然而，需要保持三维半导体存储器装置的可靠性和提高集成度。
技术实现要素：
在一方面，本发明提供了一种对包括单元串的三维(3D)非易失性存储器装置编程的方法，所述单元串包括柱结构，其包括竖直地堆叠在衬底上的地选择晶体管、多个存储器单元和串选择晶体管，其中，存储器单元包括第一单元组和堆叠在第一单元组上的第二单元组，并且其中，柱结构的至少一部分的水平宽度在朝着衬底的深度方向上减小。所述方法包括：通过柱结构的地选择晶体管将单元串的第一单元组的存储器单元的沟道初始化；以及将编程电压施加至单元串的柱结构的存储器单元。
在一些实施例中，所述方法还包括：针对单元串的第一单元组的存储器单元中的将被编程的单元串的第一单元组的其余存储器单元中的每一个按次序执行所述初始化的步骤和所述施加电压的步骤。
在一些实施例中，柱结构的水平宽度在从串选择晶体管至地选择晶体管的深度方向上减小，并且通过针对单元串的存储器单元中的每一个按次序执行所述初始化的步骤和所述施加电压的步骤，按照从距离衬底最远的最上面的存储器单元至最靠近衬底的最下面的存储器单元的次序对单元串的存储器单元按次序被编程。
在一些实施例中，用于单元串的第一单元组的柱结构的水平宽度在朝着衬底的深度方向上减小，并且用于单元串的第二单元组的柱结构的水平宽度在朝着衬底的深度方向上增大，所述方法还包括：按照从最靠近衬底的第二单元组的最下面的存储器单元至距离衬底最远的第二单元组的最上面的存储器单元的次序对第二单元组的存储器单元按次序编程；以及随后按照从距离衬底最远的第一单元组的最上面的存储器单元至最靠近衬底的第一单元组的最下面的存储器单元的次序对第一单元组的存储器单元按次序编程。
在一些实施例中，对第二单元组的存储器单元按次序编程的第一编程操作与对第一单元组的存储器单元按次序编程的第二编程操作不同。
在一些实施例中，对第二单元组的存储器单元按次序编程的第一编程操作与对第一单元组的存储器单元按次序编程的第二编程操作和第三编程操作不同。
在一些实施例中，用于第一单元组的柱结构的水平宽度在朝着衬底的深度方向上减小，并且用于第二单元组的柱结构的水平宽度在朝着衬底的深度方向上增大，并且所述方法还包括：按照从距离衬底最远的第一单元组的最上面的存储器单元至最靠近衬底的第一单元组的最下面的存储器单元的次序对第一单元组的存储器单元按次序编程；以及随后按照从最靠近衬底的第二单元组的最下面的存储器单元至距离衬底最远的第二单元组的最上面的存储器单元的次序对第二单元组的存储器单元按次序编程。
在一些实施例中，对第二单元组的存储器单元按次序编程的第一编程操作与对第一单元组的存储器单元按次序编程的第二编程操作不同。
在一些实施例中，对第二单元组的存储器单元按次序编程的第一编程操作与对第一单元组的存储器单元按次序编程的第二编程操作和第三编程操作不同。
在一些实施例中，第一单元组的最上面的存储器单元的水平宽度大于第二单元组的邻近的最下面的存储器单元的水平宽度，并且所述方法还包括：按照从距离衬底最远的第一单元组的最上面的存储器单元至最靠近衬底的第一单元组的最下面的存储器单元的次序对第一单元组的存储器单元按次序编程；以及随后按照从最靠近衬底的第二单元组的最下面的存储器单元至距离衬底最远的第二单元组的最上面的存储器单元的次序对第二单元组的存储器单元按次序编程。
在一些实施例中，对第二单元组的存储器单元按次序编程的第一编程操作与对第一单元组的存储器单元按次序编程的第二编程操作不同。
在一些实施例中，对第二单元组的存储器单元按次序编程的第一编程操作与对第一单元组的存储器单元按次序编程的第二编程操作和第三编程操作不同。
在一些实施例中，第一单元组的最上面的存储器单元的水平宽度大于第二单元组的邻近的最下面的存储器单元的水平宽度，并且所述方法还包括：通过针对单元串的存储器单元中的每一个按次序执行所述初始化的步骤和所述施加电压的步骤，按照从距离衬底最远的第二单元组的最上面的存储器单元至最靠近衬底的第一单元组的最下面的存储器单元的次序对单元组的存储器单元按次序编程。
在一些实施例中，与第一单元组的存储器单元的具有最大水平宽度的存储器单元相比，第一单元组的存储器单元中的具有最小水平宽度的存储器单元通过更少的比特被编程。
在一些实施例中，与第二单元组的存储器单元的具有最大水平宽度的存储器单元相比，第二单元组的存储器单元中的具有最小水平宽度的存储器单元通过更少的比特被编程。
在一些实施例中，所述方法还包括具有多个程序循环的增量步进脉冲编程(ISPP)，并且在程序循环的第一部分中对存储器单元编程的第二编程操作与在程序循环的第二部分中对存储器单元编程的第四编程操作不同，其中，在第二编程操作与第四编程操作之间，施加至单元串的共源极线的电压不同。
在另一方面，本发明提供了一种三维非易失性存储器装置。所述存储器装置包括：存储器单元阵列，其包括单元串，所述单元串包括柱结构，所述柱结构包括竖直地堆叠在衬底上的地选择晶体管、多个存储器单元和串选择晶体管，其中，存储器单元包括第一单元组和堆叠在第一单元组上的第二单元组，并且其中，柱结构的至少一部分的水平宽度在朝着衬底的深度方向上减小；地址解码器，其被构造为将串选择线电压供应至串选择晶体管，将字线电压供应至连接至存储器单元的字线，将地选择线电压供应至地选择晶体管，并且将共源极线电压供应至存储器单元阵列的共源极线；页缓冲电路，其被构造为从存储器单元阵列的选择的存储器单元输出比特数据；控制逻辑；以及电压产生器，其被构造为响应于控制逻辑将电压供应至地址解码器。存储器装置被构造为通过柱结构的地选择晶体管初始化单元串的第一单元组的存储器单元的沟道，以及随后将编程电压施加至单元串的柱结构的存储器单元。
在另一方面，本发明提供了一种对三维(3D)非易失性存储器装置编程的方法，所述3D非易失性存储器装置包括具有各自连接至多条位线之一的多个单元串的存储器单元阵列，所述单元串各自包括柱结构，所述柱结构包括竖直地堆叠在衬底上的地选择晶体管、各自连接至多条字线之一的多个存储器单元和串选择晶体管，其中，各个单元串的存储器单元包括第一单元组和堆叠在第一单元组上的第二单元组，并且其中，柱结构的至少一部分的水平宽度在朝着衬底的深度方向上减小。所述方法包括以下步骤：将位线电压提供至位线以选择一条位线；将串选择线电压供应至连接至选择的位线的单元串的串选择晶体管，以选择一个单元串；以及通过柱结构的地选择晶体管为选择的单元串的柱结构预充电，以及随后将字线电压施加至连接至单元串的存储器单元的字线，以为选择的存储器单元编程。
附图说明
通过下面结合以下附图的描述，以上和其它方面和特征将变得清楚，其中，除非另有说明，否则相同的附图标记在各个附图中始终指代相同的部件。
图1是示出根据本发明构思的实施例的非易失性存储器装置的框图；
图2是示出根据本发明构思的实施例的存储器块的示图；
图3A是示出图2的存储器块中的单元串的结构的示图；
图3B是示出图3A的一个存储器单元的结构的示图；
图4A、图4B、图4C、图4D、图4E和图4F是示出与一个串关联的柱(或沟道孔)的示例实施例的示图；
图5是示出当使用正常地址编码方案时施加至存储器单元阵列的电压的时序图；
图6、图7、图8和图9是示出根据本发明构思的实施例的编程操作的时序图；
图10、图11、图12、图13和图14是示出根据本发明构思的实施例的应用于对应的地址编码方案的编程操作的示图；
图15是示出根据本发明构思的实施例的存储器系统的框图；
图16是示出图15的非易失性存储器装置的框图；
图17是示出图16的字线延迟检测器的操作的框图；
图18是示出根据本发明构思的实施例的存储器系统的编程方法的流程图；
图19和图20是示出用于检测图18的沟道孔轮廓的方法的流程图。
具体实施方式
下面，可详细和清楚地描述本发明构思的实施例，以使得本领域普通技术人员容易地实施本发明构思。
图1是示出根据本发明构思的实施例的非易失性存储器装置100的框图。参照图1，非易失性存储器装置100可包括存储器单元阵列110、地址解码器120、页缓冲电路130、控制逻辑140和电压产生器150。
存储器单元阵列110可通过字线WL、选择线SSL和GSL和共源极线CSL连接至地址解码器120。存储器单元阵列110可通过位线BL连接至页缓冲电路130。存储器单元阵列110可包括多个NAND单元串。NAND单元串中的每一个可在垂直于或平行于衬底的方向上形成。
存储器单元阵列110的字线可在垂直于衬底的方向上堆叠。
在编程操作中，可在对应于堆叠的字线层的存储器单元之间出现一个或多个特征的差异。为了按照竖直结构堆叠存储器单元，通常，通过蚀刻处理形成竖直地穿过字线的沟道。例如，在竖直蚀刻工艺中，如果柱的纵横比不大，则沟道孔的直径可随着沟道孔的深度增大而减小。也就是说，分别对应于各层的各存储器单元的大小可根据蚀刻处理而变化。因此，各个存储器单元的隧穿绝缘层或浮置栅极的大小可根据沟道深度而变化。
即使在上述条件下将相同的编程电压施加至堆叠的存储器单元，也可在不同大小的存储器单元的浮置栅极产生不同幅值的电场。在相同编程电压条件下，与在具有相对大的大小的存储器单元的浮置栅极处形成的电场相比，可在具有相对小的大小的存储器单元的浮置栅极处形成相对大的电场。因此，与直径相对大的存储器单元的编程速度相比，直径相对小的存储器单元的编程速度可相对快。
同时，当存储器单元被编程时，会在刚好在先前被编程的存储器单元发生编程干扰。可由于存储器单元之间积累的电荷而发生编程干扰。通常，在常规排列中，相对邻近于衬底的存储器单元可被首先编程。在沟道孔的直径随着沟道孔的深度增大而减小(即，沟道孔随着沟道接近衬底而变小)的情况下，在一些编程操作或方案中，会首先对沟道孔的直径相对小(或者编程速度相对快)的存储器单元编程。然而，当在沟道孔的直径相对小的存储器单元之后立即对沟道孔的直径相对大(或者编程速度相对慢)的存储器单元编程时，刚好在先前被编程的存储器单元会经历相对大的编程干扰。
根据本发明构思的实施例，可首先对编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程。因此，可通过根据本发明构思的实施例的编程方法而减小未选择的存储器单元的编程干扰。其原因在于，在存储器单元之间积累的电荷的量随着沟道孔的直径减小而减小。
地址解码器120可响应于地址ADDR在控制逻辑140的控制下选择存储器单元阵列110的存储器块之一。地址解码器120可选择选择的存储器块的字线之一。地址解码器120可将字线电压从电压产生器150转移至选择的存储器块的选择的字线。在编程操作中，地址解码器120可将编程/验证电压转移至选择的字线和将通过电压转移至未选择的字线。
在选择的存储器块中，地址解码器120可控制字线电压以首先对垂直于衬底形成的沟道孔具有相对大的直径的存储器单元编程。如果包括在存储器单元阵列110中的存储器单元是多比特存储器单元，则地址解码器120可以考虑编程干扰来应用地址编码方案。然而，即使在这种情况下，地址解码器120可相对于相同的页单元(例如，MSB页或LSB页)选择字线以满足上述编程次序。
地址解码器120可包括沟道初始化器121。例如，为了满足上述编程次序，可在单元串的任何存储器单元(或者不管存储器单元的位置)开始编程操作。通常，可通过连接至单元串的串选择线和位线初始化沟道。然而，在邻近于串选择线的存储器单元被首先编程的情况下，可能不能通过串选择线和位线初始化沟道。因此，沟道初始化器121可基于上述编程次序执行各种沟道初始化操作。例如，沟道初始化器121可决定当将电压施加至串选择线、地选择线和共源极线以执行对应于存储器单元的编程次序的沟道初始化操作时的时间点。
页缓冲电路130可根据操作模式作为写驱动器或读出放大器操作。在编程操作中，页缓冲电路130可将对应将被编程的数据的位线电压提供至存储器单元阵列110的位线。在读操作中，页缓冲电路130可通过位线感测存储在选择的存储器单元中的数据。页缓冲电路130可锁存和输出感测到的数据。页缓冲电路130可包括分别连接至各位线的多个页缓冲器。
控制逻辑140可响应于从外部装置(例如，控制器)提供至非易失性存储器装置100的命令CMD和地址ADDR控制地址解码器120、页缓冲电路130和电压产生器150。在编程操作中，控制逻辑140可控制地址解码器120、页缓冲电路130和电压产生器150，以使得按照竖直结构排列的存储器单元按照根据存储器单元的沟道孔的大小确定的次序被编程。具体地说，选择的存储器块的存储器单元中的其沟道孔相对大的存储器单元可在控制逻辑140的控制下被首先编程，并且选择的存储器块的其沟道孔相对小的存储器单元可在控制逻辑140的控制下在其沟道孔相对大的存储器单元之后被编程。
例如，控制逻辑140可包括地址编码选择器(address scramble selector)141。地址编码选择器141可存储关于与包括在存储器单元阵列110中的单元串关联的沟道孔轮廓的信息。沟道孔轮廓可在处理步骤中限定。如果沟道孔轮廓在处理步骤中限定，则地址编码选择器141可存储沟道孔轮廓信息。地址编码选择器141可基于沟道孔轮廓信息选择对应于接收到的地址ADDR的字线。也就是说，地址编码选择器141可基于沟道孔轮廓信息选择地址编码方案之一。术语“地址编码方案”可指将包括在一个单元串中的存储器单元与字线映射的方式。
在控制逻辑140的控制下，电压产生器150可产生将被供应至字线的各种字线电压和将被供应至其中形成存储器单元的块体(例如，阱区域)的电压。将被供应至字线的字线电压可包括编程电压(例如，VPGM)、通过电压(例如，VPASS)、选择和非选择读电压(例如，VRD和VREAD)等。电压产生器150可在读操作和编程操作中产生将被提供至选择线SSL和GSL的选择线电压(例如，VSSL和VGSL)。
根据本发明构思的实施例的非易失性存储器装置100可参照沟道孔的大小确定存储器单元的编程次序。因此，在按照竖直结构(例如，单元串结构)形成的存储器单元中的未选择的存储器单元发生的编程干扰可被减小或最小化。
图2是示出根据本发明构思的实施例的存储器块BLKa的示图。参照图2，多个单元串CS可按照多行多列排列在衬底SUB(例如，硅衬底)上。单元串CS可共同连接至形成在衬底SUB上(或中)的共源极线CSL。在图2中，例示了衬底SUB的位置以帮助理解存储器块BLKa的结构。图2中的实施例例示为共源极线CSL连接至单元串CS的下端。然而，共源极线CSL电连接至单元串CS的下端(即，最靠近衬底SUB的端部)就足够了。然而，本发明构思的实施例可不限于共源极线CSL在物理上位于单元串CS的下端(即，最靠近衬底SUB的端部)的情况。在实施例中，图2中将单元串CS示为按照4×4的组排列。然而，本发明构思的实施例可不限于此。
各行单元串CS可连接至第一地选择线GSL1至第四地选择线GSL4中的对应的一个和第一串选择线SSL1至第四串选择线SSL4中的对应的一个。然而，第一地选择线GSL1至第四地选择线GSL4可共同连接至彼此。各列单元串CS可连接至第一位线BL1至第四位线BL4中的对应的一个。为了易于示出，模糊地描绘连接至第二地选择线GSL2和第三地选择线GSL3或者第二串选择线SSL2和第三串选择线SSL3的单元串CS。
各个单元串CS可包括连接至对应的地选择线的至少一个地选择晶体管GST、分别连接至多条字线WL的多个存储器单元MC以及连接至对应的串选择线的至少一个(或两个)串选择晶体管SST。在各个单元串CS中，地选择晶体管GST、存储器单元MC和串选择晶体管SST可在垂直于衬底SUB的方向上依次彼此连接和可在垂直于衬底SUB的方向上按次序堆叠。另外，各个单元串CS中的存储器单元MC可包括不用于存储数据的伪存储器单元。伪存储器单元可用于各种目的。
相对于衬底SUB或地选择晶体管GST排列在相同高度的单元串CS的存储器单元可连接至相同的字线。相对于衬底SUB或地选择晶体管GST排列在不同高度的单元串CS的存储器单元可连接至不同的字线。
存储器块BLKa可通过三维(3D)存储器阵列实施。3D存储器阵列可单片地形成在存储器单元MC的阵列的一个或多个物理水平，存储器单元MC具有布置在衬底和与这些存储器单元MC的操作关联的电路上方的有效区域。与存储器单元MC的操作关联的电路可位于该衬底上方或中。术语“单片的”意指所述阵列的各水平的层直接地沉积在3D存储器阵列的各个下方水平的层上。
在本发明构思的实施例中，3D存储器阵列包括竖直地取向以使得至少一个存储器单元位于另一存储器单元上方的竖直NAND串(或单元串)。所述至少一个存储器单元可包括电荷俘获层。各个竖直NAND串还可包括布置在存储器单元MC上方的至少一个选择晶体管。所述至少一个选择晶体管可与存储器单元MC具有相同结构，并且可与存储器单元MC一致地形成。
在下面的以引用方式并入本文的专利文献中，描述了用于三维存储器阵列的合适构造，其中三维存储器阵列被构造为多个水平，各水平之间共享字线和/或位线：美国专利No.7,679,133、No.8,553,466、No.8,654,587、No.8,559,235以及US专利公开No./0233648。
图3A是示出图2的存储器块BLKa中的单元串CS的结构的示图。图3B是示出图3A的单元串CS的一个存储器单元MC的结构的示图。参照图2、图3A和图3B，在垂直于衬底SUB的方向上延伸并且接触衬底SUB的柱PL设置在衬底SUB上。地选择线GSL、字线WL和串选择线SSL中的每一个可由平行于衬底SUB的导电材料(例如，金属材料)形成。柱PL可通过形成串选择线SSL、字线WL和地选择线GSL的导电材料接触衬底SUB。另外，字线WL可包括连接至不用于存储数据的伪存储器单元的伪字线。伪字线可用于各种目的。
图3B示出了对应于一条字线WL的沿着线A-A’截取的图3A的单元串CS的存储器单元MC的剖视图。柱PL可包括柱主体BD。气体间隙AG可限定在主体BD的内部中。主体BD可包括P型硅，并且可为其中将形成沟道的区域。柱PL还可包括包围主体BD的圆柱形隧道绝缘层TI和包围隧道绝缘层TI的圆柱形电荷俘获层CT。阻挡绝缘层BI可设置在字线WL与柱PL之间。主体BD、隧道绝缘层TI、电荷俘获层CT、阻挡绝缘层BI和一条字线可构成在垂直于衬底SUB或衬底SUB的上表面的方向上形成的电荷俘获型晶体管。串选择晶体管SST、地选择晶体管GST和其它存储器单元可与图3B中所示的存储器单元MC具有相同结构。
在制造单元串CS的处理中，与衬底SUB相距的距离越短，柱PL的宽度或与衬底SUB的上表面平行的截面面积越小。因此，当将相同的电压施加至地选择晶体管GST、存储器单元MC和串选择晶体管SST的各主体时，并且当将相同的电压施加至地选择线GSL、字线WL和串选择线SSL时，在邻近于衬底SUB的存储器单元MC或地选择晶体管GST处形成的电场可大于在远离衬底SUB的存储器单元MC或串选择晶体管SST处形成的电场。上述特征可对在执行编程操作时发生的编程干扰具有影响。然而，柱PL的宽度或者与衬底SUB的上表面平行的截面面积可不限于此。柱PL的宽度或者与衬底SUB的上表面平行的截面面积可根据蚀刻处理而对应于与衬底SUB相距的距离不同地形成。
图4A至图4F是示出单元串的沟道孔的各个示例的示图。单元串的沟道孔可根据蚀刻处理按照各种形状形成。在图4A至图4F中，一个单元串可包括第一存储器单元MC1至第n存储器单元MCn，其中n是自然数。例如，第一存储器单元MC1可为最靠近衬底SUB的存储器单元，并且第n存储器单元MCn可为最远离衬底SUB的存储器单元。
参照图4A，在第一单元串CS1中，存储器单元的大小可随着与衬底SUB相距的距离增大而增大。根据本发明构思的实施例，可首先对其编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程。例如，包括单元串CS1的非易失性存储器装置100可将第n存储器单元MCn映射至第一字线WL1。非易失性存储器装置100可将第(n-1)存储器单元MCn-1映射至第二字线WL2。非易失性存储器装置100可将第二存储器单元MC2映射至第(n-1)字线WLn-1。非易失性存储器装置100可将第一存储器单元MC1映射至第n字线WLn。非易失性存储器装置100可按照上述相同方式将第一存储器单元MC1与第n存储器单元MCn之间的存储器单元按次序映射至字线。非易失性存储器装置100可响应于输入命令CMD和输入地址ADDR从第一字线WL1至第n字线WLn按次序执行编程操作。例如，编程操作可包括：通过柱结构的地选择晶体管GST将单元串CS1的柱结构的存储器单元的沟道初始化；以及随后将编程电压施加至单元串的柱结构的存储器单元。下面，将参照图4A描述的存储器单元与字线之间的映射称作“第一地址编码方案ADDR Scramble 1”。
参照图4B，在第二单元串CS2中，存储器单元的大小可随着与衬底SUB相距的距离增大而减小。根据本发明构思的实施例，可首先对其编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程。例如，包括单元串CS2的非易失性存储器装置100可将第一存储器单元MC1映射至第一字线WL1。非易失性存储器装置100可将第二存储器单元MC2映射至第二字线WL2。非易失性存储器装置100可将第(n-1)存储器单元MCn-1映射至第(n-1)字线WLn-1。非易失性存储器装置100可将第n存储器单元MCn映射至第n字线WLn。非易失性存储器装置100可按照上述相同方式将第一存储器单元MC1与第n存储器单元MCn之间的存储器单元按次序映射至字线。非易失性存储器装置100可响应于输入命令CMD和输入地址ADDR从第一字线WL1至第n字线WLn按次序执行编程操作。例如，编程操作可包括：通过柱结构的串选择晶体管SST将单元串CS2的柱结构的存储器单元的沟道初始化；以及随后将编程电压施加至单元串的柱结构的存储器单元。下面，将参照图4B描述的存储器单元与字线之间的映射称作“第二地址编码方案ADDR Scramble 2”。
参照图4C，在第三单元串CS3中，存储器单元的大小可随着与衬底SUB相距的距离增大而先增大接着减小。根据本发明构思的实施例，可首先对其编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程。然而，在图4C的情况下，沟道孔的直径可在两个相反的方向上减小。例如，第一单元组CG1包括第一存储器单元MC1至第k存储器单元MCk；在第一单元组CG1中，沟道孔的直径随着与衬底SUB相距的距离增大而增大。第二单元组CG2包括第(k+1)存储器单元MCk+1至第n存储器单元MCn；在第二单元组CG2中，沟道孔的直径随着与衬底SUB相距的距离增大而减小。在图4C中，包括单元串CS3的非易失性存储器装置100可首先对第二单元组CG2的存储器单元编程。例如，非易失性存储器装置100可将第(k+1)存储器单元MCk+1映射至第一字线WL1。非易失性存储器装置100可将第(k+2)存储器单元MCk+2映射至第二字线WL2。非易失性存储器装置100可将第(n-1)存储器单元MCn-1映射至第(m-1)字线WLm-1。非易失性存储器装置100可将第n存储器单元MCn映射至第m字线WLm。非易失性存储器装置100可按照上述相同方式将第(k+1)存储器单元MCk+1与第n存储器单元MCn之间的存储器单元按次序映射至字线。
另外，包括单元串CS3的非易失性存储器装置100可将第k存储器单元MCk映射至第(m+1)字线WLm+1。非易失性存储器装置100可将第(k-1)存储器单元MCk-1映射至第(m+2)字线WLm+2。非易失性存储器装置100可将第二存储器单元MC2映射至第(n-1)字线WLn-1。非易失性存储器装置100可将第一存储器单元MC1映射至第n字线WLn。非易失性存储器装置100可按照上述相同方式将第一存储器单元MC1与第k存储器单元MCk之间的存储器单元按次序映射至字线。这里，“k”可为小于“n”的自然数，“m”可为小于“k”的自然数，并且“k”可为(n-m)。
包括单元串CS3的非易失性存储器装置100可响应于输入命令CMD和输入地址ADDR按次序在两个相反的方向上从第一字线WL1至第n字线WLn执行编程操作(第一编程次序和第二编程次序)。也就是说，存储器单元MC1至MCn可在单元组边界处不连续地被编程。例如，针对存储器单元MCk+1至MCn的编程操作可包括：通过柱结构的串选择晶体管SST初始化单元串CS3的柱结构的存储器单元的沟道；以及随后将编程电压施加至单元串的柱结构的存储器单元。并且用于存储器单元MCk至MC1的编程操作可包括：通过柱结构的地选择晶体管GST将单元串CS3的柱结构的存储器单元的沟道初始化；以及随后将编程电压施加至单元串的柱结构的存储器单元。下面，将参照图4C描述的存储器单元与字线之间的映射称作“第三地址编码方案ADDR Scramble 3”。
参照图4D，在第四单元串CS4中，与第三单元串CS3相似，存储器单元的大小可随着与衬底SUB相距的距离增大而先增大接着减小。根据本发明构思的实施例，可首先对其编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程。然而，在图4D的情况下，沟道孔的直径可在两个相反的方向上减小。例如，第一单元组CG1包括第一存储器单元MC1至第m存储器单元MCm；在第一单元组CG1中，沟道孔的直径随着与衬底SUB相距的距离增大而增大。第二单元组CG2包括第(m+1)存储器单元MCm+1至第n存储器单元MCn；在第二单元组CG2中，沟道孔的直径随着与衬底SUB相距的距离增大而减小。包括单元串CS4的非易失性存储器装置100可首先对第一单元组CG1的存储器单元编程。例如，非易失性存储器装置100可将第m存储器单元MCm映射至第一字线WL1。非易失性存储器装置100可将第(m-1)存储器单元MCm-1映射至第二字线WL2。非易失性存储器装置100可将第二存储器单元MC2映射至第(m-1)字线WLm-1。非易失性存储器装置100可将第一存储器单元MC1映射至第m字线WLm。非易失性存储器装置100可按照上述相同次序(例如，第一编程次序)将第m存储器单元MCm与第一存储器单元MC1之间的存储器单元按次序映射至字线。
另外，包括单元串CS4的非易失性存储器装置100可将第(m+1)存储器单元MCm+1映射至第(m+1)字线WLm+1。非易失性存储器装置100可将第(m+2)存储器单元MCm+2映射至第(m+2)字线WLm+2。非易失性存储器装置100可将第(n-1)存储器单元MCn-1映射至第(n-1)字线WLn-1。非易失性存储器装置100可将第n存储器单元MCn映射至第n字线WLn。非易失性存储器装置100可按照上述相同次序(例如，第二编程次序)将第(m+1)存储器单元MCm+1与第n存储器单元MCn之间的存储器单元按次序映射至字线。这里，“m”可为小于“n”的自然数。
包括单元串CS4的非易失性存储器装置100可响应于输入命令CMD和输入地址ADDR按次序在两个相反的方向上从第一字线WL1至第n字线WLn执行编程操作(第一编程次序和第二编程次序)。也就是说，存储器单元MC1至MCn可在单元组边界处不连续地被编程。例如，针对存储器单元MCm至MC1的编程操作可包括：通过柱结构的地选择晶体管GST初始化单元串CS4的柱结构的存储器单元的沟道；以及随后将编程电压施加至单元串的柱结构的存储器单元。并且用于存储器单元MCm+1至MCn的编程操作可包括：通过柱结构的串选择晶体管SST将单元串CS4的柱结构的存储器单元的沟道初始化；以及随后将编程电压施加至单元串的柱结构的存储器单元。下面，将参照图4D描述的存储器单元与字线之间的映射称作“第四地址编码方案ADDR Scramble 4”。
作为一个实施例，在图4C和图4D中，非易失性存储器装置100可首先对其中存储器单元的数量相对少的单元组编程。这可仅为一个实施例，并且单元组的编程次序可不限于此。
参照图4E，第五单元串CS5可包括两个单元组CG1和CG2，在它们中的每一个中，存储器单元的大小随着与衬底SUB相距的距离增大而增大。第一单元组CG1可包括第一存储器单元MC1至第m存储器单元MCm，其大小(随着相对于衬底的距离增大)按照从MC1至MCm的次序增大。第二单元组CG2可包括第(m+1)存储器单元MCm+1至第n存储器单元MCn，其大小(随着相对于衬底的距离增大)按照从MCm+1至MCn的次序增大。包括单元串CS5的非易失性存储器装置100可在不同的地址编码方案中对第一单元组CG1和第二单元组CG2编程。例如，在第一单元组CG1中，可首先对其编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程，以及随后可接着对其编程速度相对较快(或者其中沟道孔的直径相对小)的存储器单元编程。在第二单元组CG2中，可首先对其编程速度相对较快(或者其中沟道孔的直径相对小)的存储器单元编程，以及随后可接着对其编程速度相对慢(或其中沟道孔的直径相对大)的存储器单元编程。
例如，第一单元组CG1和第二单元组CG2可对应于不同子块。在这种情况下，如果第一单元组CG1被首先编程，则在第二单元组CG2的编程操作中可不能通过地选择晶体管GST初始化沟道。因此，在这种情况下，可在第二单元组CG2的编程操作中利用正常地址编码方案通过串选择晶体管SST初始化沟道。
非易失性存储器装置100可响应于输入命令CMD和输入地址ADDR按次序在两个相反的方向上从第一字线WL1至第n字线WLn执行编程操作(第一编程次序和第二编程次序)。也就是说，存储器单元MC1至MCn可在单元组边界处不连续地被编程。下面，将参照图4E描述的存储器单元与字线之间的映射称作“第五地址编码方案ADDR Scramble 5”。
参照图4F，第六单元串CS6可包括两个单元组CG1和CG2，在它们中的每一个中，存储器单元的大小随着与衬底SUB相距的距离增大而增大。第一单元组CG1可包括第一存储器单元MC1至第k存储器单元MCk，其大小按次序增大。第二单元组CG2可包括第(k+1)存储器单元MCk+1至第n存储器单元MCn，其大小按次序增大。包括单元串CS6的非易失性存储器装置100可按照与图4A的第一单元串CS1相似的方式对第一单元组CG1和第二单元组CG2编程。例如，在第一单元组CG1和第二单元组CG2中，可首先对其编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程。然而，仅在单元组边界处，可首先对其编程速度相对较快(或者其中沟道孔的直径相对小)的存储器单元编程。
同时，第一单元组CG1和第二单元组CG2可对应于不同子块。在这种情况下，第一单元组CG1和第二单元组CG2中的每一个可按照与图4A的第一串CS1相似的方式编程。例如，在图4F中，非易失性存储器装置100可首先对第二单元组CG2的存储器单元编程。非易失性存储器装置100可将第n存储器单元MCn映射至第一字线WL1。非易失性存储器装置100可将第(n-1)存储器单元MCn-1映射至第二字线WL2。非易失性存储器装置100可将第(k+2)存储器单元MCk+2映射至第(m-1)字线WLm-1。非易失性存储器装置100可将第(k+1)存储器单元MCk+1映射至第m字线WLm。非易失性存储器装置100可按照上述相同次序(例如，第一编程次序)将第n存储器单元MCn与第(k+1)存储器单元MCk+1之间的存储器单元按次序映射至字线。
另外，非易失性存储器装置100可将第k存储器单元MCk映射至第(m+1)字线WLm+1。非易失性存储器装置100可将第(k-1)存储器单元MCk-1映射至第(m+2)字线WLm+2。非易失性存储器装置100可将第二存储器单元MC2映射至第(n-1)字线WLn-1。非易失性存储器装置100可将第一存储器单元MC1映射至第n字线WLn。非易失性存储器装置100可按照上述相同方式(例如，第二编程次序)将第k存储器单元MCk与第一存储器单元MC1之间的存储器单元按次序映射至字线。这里，“k”可为小于“n”的自然数，“m”可为小于“n”的自然数，并且“n”可为(k+m)。
在图4F中，包括单元串CG6的非易失性存储器装置100可响应于输入命令CMD和输入地址ADDR从第一字线WL1至第n字线WLn按次序执行编程操作。也就是说，与图4E所示的情况相反，存储器单元MC1至MCn在单元组边界上可连续地被编程。下面，将参照图4F描述的存储器单元与字线之间的映射称作“第六地址编码方案ADDR Scramble 6”。
如上所述，根据本发明构思的实施例的非易失性存储器装置100可首先对其编程速度相对慢(或者其中沟道孔的直径相对大)的存储器单元编程，而不管单元串的沟道孔的形状如何。这样，在相对于一个单元串执行的编程操作中，刚好在在当前编程操作中将被编程的选择的存储器单元之前被编程的存储器单元的大小可总是大于在当前编程操作中将被编程的选择的存储器单元的大小。因此，非易失性存储器装置100可减小相同的单元串中的存储器单元之间的编程干扰。
同时，在其中一个单元串包括其中沟道孔的形状彼此不同的多个单元组的情况下，非易失性存储器装置100可确定和选择地址编码方案，以使得存储器单元在单元组之间的单元组边界处不连续地被编程。下面，在其中确定和选择第一地址编码方案至第五地址编码方案之一的情况下，将描述可根据决定的地址编码方案应用以为存储器单元编程的编程操作。
图5是示出当使用正常地址编码方案时施加至存储器单元阵列的电压的时序图。下面，将参照图5描述在其中相对靠近衬底的存储器单元被首先编程的情况下的非易失性存储器装置100的编程操作。例如，在正常地址编码方案中，可通过串选择晶体管初始化沟道。
在第一时间点t1，可将第二位线电压VBL2提供至未选择的位线。例如，第二位线电压VBL2可为电源电压Vcc。根据偏压条件，连接至未选择的位线的存储器单元可被禁止编程。选择的位线可保持在第一位线电压VBL1的电平。例如，第一位线电压VBL1可为地电压GND。另外，在第一时间点t1，可将串选择线预充电电压VSSLP施加至选择的存储器块的所有串选择线。例如，串选择线预充电电压VSSLP可为电源电压Vcc。根据偏压条件，连接至所有串选择线中的每一个的沟道可被初始化。也就是说，可将选择的存储器块的所有串选择晶体管导通，因此，选择的存储器块的所有单元串中的每一个的沟道电位可设为对应于第一位线电压VBL1或地电压GND的电压电平。在第二时间点t2，在将所有串选择线初始化之后可将串选择线预充电电压VSSLP截断。
另外，在第三时间点t3，可将第二串选择线电压VSSL2供应至选择的串选择线。例如，第二串选择线电压VSSL2可为电源电压Vcc。未选择的串选择线可保持在第一串选择线电压VSSL1的电平。例如，第一串选择线电压VSSL1可为地电压GND。也就是说，未选择的串选择晶体管可被截止。
在第四时间点t4，可将通过电压VPASS施加至所有字线。这里，施加至未选择的字线的通过电压VPASS可保持至编程操作完成之前。在这种情况下，连接至未选择的串选择线的单元串的沟道电压可根据自升压增大。
在第五时间点t5，可将编程电压VPGM施加至选择的字线。在这种情况下，连接至选择的单元串的选择的字线的存储器单元被编程。在存储器单元被编程的同时，连接至未选择的串选择线的单元串可在t5至t7的时段内保持升压状态。因此，在未选择的单元串中，连接至选择的字线的存储器单元可被禁止编程。
在第七时间点t7，施加至选择的字线的编程电压VPGM可恢复。在第八时间点t8，所有施加的电压可恢复。下面，该编程方案被称作“第一编程操作”。例如，可在第一编程时间tPGM1(从t1至t8)中执行第一编程操作。在第一编程操作中，选择的单元串的沟道可通过串选择晶体管被初始化。
图6至图9是示出根据本发明构思的实施例的编程操作的时序图。在图6至图9中，一些操作可与参照图5描述的操作相同或相似，因此下面省略对其的描述。
图6是用于执行图4A的第一地址编码方案的编程操作的时序图。下面，图6的编程操作被称作“第二编程操作”。根据第一地址编码方案，包括在单元串中的存储器单元中的邻近于串选择线的存储器单元被首先编程。因此，选择的存储器单元与第一存储器单元MC1之间的所有存储器单元可保持在擦除状态。另外，如果经历编程操作的存储器单元中的至少一个从擦除状态被编程为编程状态，则不可再通过串选择晶体管初始化单元串的沟道。因此，在第二编程操作中，单元串的沟道可通过地选择晶体管被初始化。这样，在时段t1至t2中，可将地选择线电压VGSL施加至地选择线GSL。
在第一时间点t1，可将第二位线电压VBL2提供至未选择的位线。然而，串选择线可保持在第一串选择线电压VSSL1的电平。在单元串的沟道被完全初始化之后，在第三时间点t3，可将第二串选择线电压VSSL2供应至选择的串选择线。可在第二编程时间tPGM2(从t1至t8)中执行第二编程操作。
图7是示出当使用图4A的第一地址编码方案时在其中通过第二编程操作编程的存储器单元的数量超过特定值的情况下用于减少编程时间的编程操作的时序图。下面，图7的编程操作被称作“第三编程操作”。
参照图7，在第一时间点t1，当将地选择线电压VGSL施加至地选择线时，还可将第二串选择线电压VSSL2供应至选择的串选择线。这样做的原因是，如果在选择的存储器单元与串选择晶体管之间存在从擦除状态被编程为编程状态的至少一个存储器单元，单元串的沟道由于被编程为编程状态的存储器单元而关闭。可在第三编程时间tPGM3中执行第三编程操作。在图6中，在第二编程操作中，在地选择线电压VGSL的供应被中断之后，可供应第二串选择线电压VSSL2。也就是说，在第三编程操作中不需要图6的时段t3至t4。因此，去除了该时间段的第三编程时间tPGM3(从t1至t7)可比第二编程时间tPGM2(从t1至t8)更短。
在一些实施例中，存储器单元可按照包括多个程序循环的增量步进脉冲编程(ISPP)方案编程，其中编程电压可随着程序循环的数量增加而增加。图8是示出当例如利用ISPP方案执行图6的第二编程操作时用于在其中经过特定次数的程序循环的情况下防止编程干扰的方法的时序图。
参照图8，当在第一时间点t1初始化沟道时，可将共源极线电压VCSL施加至共源极线CSL。在这种情况下，单元串的沟道可被初始化为共源极线电压VCSL的电平。下面，将图8的编程操作称作“第四编程操作”。根据第四编程操作，可减小或防止由于增大的编程电压VPGM与沟道电压之间的差导致的编程干扰。可在第四编程时间tPGM4(从t1至t8)中执行第四编程操作。
图9是示出用于减少图8的第四编程操作的编程时间的编程操作的时序图。下面，将图9的编程操作称作“第五编程操作”。参照图9，在其中通过第四编程操作编程的存储器单元的数量超过特定值的情况下，当将地选择线电压VGSL和共源极线电压VCSL分别施加至地选择线和共源极线时，在时间点t1，可将第二串选择线电压VSSL2施加至选择的串选择线。原因是，如果在选择的存储器单元与串选择晶体管之间存在从擦除状态被编程为编程状态的至少一个存储器单元，则单元串的沟道由于编程状态的存储器单元而关闭。可在第五编程时间tPGM5中执行第五编程操作。在图8中，在第四编程操作中，在地选择线电压VGSL的供应被中断之后，可将第二串选择线电压VSSL2供应至选择的串选择线。也就是说，在第五编程操作中不需要图8的时段t3至t4。因此，去除了该时间段的第五编程时间tPGM5(从t1至t7)可比第四编程时间tPGM4(从t1至t8)更短。
图10至图14是示出根据本发明构思的实施例的应用于对应的地址编码方案的编程操作的示图。
图10示出了根据第一地址编码方案至第六地址编码方案应用的编程操作的实施例。参照图10，在利用图4A的第一地址编码方案的情况下和在利用图4F的第六地址编码方案的情况下，非易失性存储器装置100可通过第二编程操作对连接至所有字线的存储器单元编程。在利用图4B的第二地址编码方案的情况下，非易失性存储器装置100可通过第一编程操作对连接至所有字线的存储器单元编程。
在利用图4C的第三地址编码方案的情况下，非易失性存储器装置100可通过第一编程操作对连接至第一字线WL1至第m字线WLm的存储器单元编程。另外，非易失性存储器装置100可通过第二编程操作对连接至第(m+1)字线WLm+1至第n字线WLn的存储器单元编程。
在利用图4D的第四地址编码方案和图4E的第五地址编码方案的情况下，非易失性存储器装置100可通过第二编程操作对连接至第一字线WL1至第m字线WLm的存储器单元编程。另外，非易失性存储器装置100可通过第一编程操作对连接至第(m+1)字线WLm+1至第n字线WLn的存储器单元编程。
图11示出了其中在其中使用图10的第二编程操作的情况下在相对于特定字线执行编程之后利用第三编程操作对存储器单元编程的实施例。在第一地址编码方案和在第三地址编码方案至第六地址编码方案中使用第二编程操作。还在第一地址编码方案和第三地址编码方案至第六地址编码方案中使用第三编程操作。可基于当至少一个存储器单元通过第二编程操作从擦除状态被编程为编程状态时的时间点确定当使用第三编程操作时的时间点。
图12示出了在其中使用第三地址编码方案至第五地址编码方案的情况下应用的编程操作。在其中单元串的沟道孔形状包括至少两个不同部分的情况下，可使用第三地址编码方案至第五地址编码方案。参照图12，连接至第一字线WL1的存储器单元可通过比特压缩编程操作被编程。例如，在其中存储器单元存储多比特数据的情况下，连接至第一字线WL1的存储器单元可通过比特压缩编程操作存储数量少于任何其它存储器单元的比特数量的比特。在实施例中，比特压缩编程操作可意指在其中在连接至第二字线WL2至第n字线WLn的存储器单元中的存储2比特数据的情况下在连接至第一字线WL1的存储器单元中存储1比特数据。然而，比特压缩编程操作不限于此。
图13示出了当使用第一地址编码方案、第三地址编码方案、第四地址编码方案和第六地址编码方案时根据程序循环的数量应用的编程操作。参照图13，可进行第一程序循环LOOP1至第n程序循环LOOPn以对包括在任一个单元串中的存储器单元编程。
在其中通过第一地址编码方案、第三地址编码方案、第四地址编码方案和第六地址编码方案之一对选择的单元串编程的情况下，通过第二编程操作编程的存储器单元可在特定程序循环之后通过第四编程操作编程。例如，可按照ISPP方案对存储器单元编程。因此，编程电压可随着程序循环的数量增加而增加。在这种情况下，可由于增大的编程电压与沟道电压之间的差而发生编程干扰。
为了防止编程干扰，可在特定程序循环之后通过第四编程操作将共源极线电压VCSL施加至共源极线CSL。在这种情况下，沟道电压可设为对应于共源极线电压VCSL的电压，并且编程电压与沟道电压之间的差可减小。可基于程序循环的数量、编程电压的电平、禁止编程的存储器单元的数量或者在存储器单元中是否存在具有特定编程状态的存储器单元来确定当编程操作改变(从第二编程操作改变为第四编程操作)时的时间点。
例如，在第一地址编码方案和第六地址编码方案的情况下，可在第一程序循环LOOP1至第m程序循环LOOPm中通过第二编程操作对对应于所有字线WL1至WLn的存储器单元编程，并且可在第(m+1)程序循环LOOPm+1至第n程序循环LOOPn中通过第四编程操作对它们编程。
在第三地址编码方案的情况下，可在所有程序循环中通过第一编程操作对对应于第一字线WL1至第m字线WLm的存储器单元编程。同时，可在第一程序循环LOOP1至第m程序循环LOOPm中通过第二编程操作对对应于第(m+1)字线WLm+1至第n字线WLn的存储器单元编程，并且可在第(m+1)程序循环LOOPm+1至第n程序循环LOOPn中通过第四编程操作对它们编程。
在第四地址编码方案的情况下，可在第一程序循环LOOP1至第m程序循环LOOPm中通过第二编程操作对对应于第一字线WL1至第m字线WLm的存储器单元编程，并且可在第(m+1)程序循环LOOPm+1至第n程序循环LOOPn中通过第四编程操作对它们编程。同时，可在所有程序循环中通过第一编程操作对对应于第(m+1)字线WLm+1至第n字线WLn的存储器单元编程。
图14是示出当使用第一地址编码方案、第三地址编码方案、第四地址编码方案和第六地址编码方案时图11的方法和图13的方法的组合的示图。参照图14，非易失性存储器装置100可在特定程序循环LOOPm+1中改变编程操作(从第二编程操作改变为第四编程操作)。另外，如参照图11的描述，从对应于特定字线的存储器单元开始，非易失性存储器装置100可不执行第二编程操作而是执行第三编程操作。如在以上描述中，从对应于特定字线的存储器单元开始，非易失性存储器装置100可不执行第四编程操作而是执行第五编程操作。因此，非易失性存储器装置100可通过将第二编程操作改变为第四编程操作来防止编程干扰。另外，非易失性存储器装置100可通过将第二编程操作改变为第三编程操作或者将第四编程操作改变为第五编程操作来减少编程时间。
图15是示出根据本发明构思的实施例的存储器系统的框图。参照图15，存储器系统1000可包括非易失性存储器装置1100和控制器1200。根据本发明构思的实施例，存储器系统1000可检测包括在非易失性存储器装置1100中的单元串的沟道孔轮廓，并且可基于检测到的沟道孔轮廓确定非易失性存储器装置1100的地址编码方案。例如，存储器系统1000可根据检测到的沟道孔轮廓选择参照图4A至图4F描述的地址编码方案之一。
除下面列出的差异之外，非易失性存储器装置1100可在构造和特征方面与图1的非易失性存储器装置相同或相似。控制器1200可包括用于检测沟道孔轮廓的单元串轮廓检测器1210。单元串轮廓检测器1210可向非易失性存储器装置1100发出轮廓检测命令PD_CMD。非易失性存储器装置1100可响应于轮廓检测命令PD_CMD输出单元串的特征信息。
例如，非易失性存储器装置1100可包括用于获得单元串的特征信息的监视器块1111。非易失性存储器装置1100可通过监视器块1111和字线延迟检测器1160产生指示各个字线的阻抗特征的字线延迟信息WDI。非易失性存储器装置1100可响应于轮廓检测命令PD_CMD将字线延迟信息WDI提供至控制器1200。控制器1200可基于字线延迟信息WDI产生地址编码方案选择信息ASI，并且可将地址编码方案选择信息ASI提供至非易失性存储器装置1100。包括在非易失性存储器装置1100中的地址编码选择器1141可基于地址编码方案选择信息ASI设置单元串的地址编码方案。
同时，作为另一实施例，非易失性存储器装置1100可基于检测到的字线延迟信息WDI直接设置地址编码方案。例如，地址编码选择器1141可存储与对应于字线延迟信息WDI的地址编码方案关联的映射表。地址编码选择器1141可参照映射表根据字线延迟信息WDI确定地址编码方案。
作为另一实施例，非易失性存储器装置1100可测量包括在单元串中的各个存储器单元的编程速度。非易失性存储器装置1100或控制器1200可基于各个存储器单元的编程速度确定地址编码方案。
另外，控制器1200可包括中央处理单元、工作存储器、主机接口和非易失性存储器接口。然而，应该理解，控制器1200的元件不限于上述元件。例如，控制器1200还可包括用于存储用于初始起动操作的代码数据的只读存储器(ROM)、用于校正错误数据的纠错单元(ECC)、同步动态随机存取存储器(SDRAM)等。
中央处理单元可控制控制器1200的整体操作。例如，中央处理单元可为被构造为驱动用于控制控制器1200的固件。固件可在工作存储器上加载和驱动。中央处理单元可解码从主机提供的指令。中央处理单元可控制非易失性存储器接口，以执行包括在指令中的读或写访问命令。
用于控制控制器1200的固件和数据可存储在工作存储器中。例如，存储的固件和数据可被中央处理单元驱动。工作存储器可包括高速缓冲存储器、DRAM、静态RAM(SRAM)、相变RAM(PRAM)、ROM和闪速存储器中的至少一个。闪存转换层(FTL)可被存储在工作存储器中。就非易失性存储器装置1100而言，读/写单元和擦除单元可彼此不同。因此，可需要闪存转换层(FTL)以管理非易失性存储器装置1100的读/写/擦除操作。
可以页为单位执行非易失性存储器装置1100的读/写操作，并且可以块为单位执行其擦除操作。由于非易失性存储器装置1100的上述特征，需要管理非易失性存储器装置1100的读/写/擦除操作。闪存转换层(FTL)是针对该目的研发的系统软件(或固件)。闪存转换层(FTL)可允许非易失性存储器装置1100响应于主机请求的访问(例如，读/写操作)操作。闪存转换层(FTL)可在被装载至工作存储器上之后被中央处理单元驱动。
主机接口可在主机与控制器1200之间提供接口。主机与控制器1200可通过各种标准化接口之一连接。可替换地，主机与控制器1200可通过各种标准化接口中的多个接口连接。这里，标准化的接口可包括高级技术附件(ATA)接口、并行ATA(PATA)接口、串行ATA(SATA)接口、外部SATA(e-SATA)接口、小型计算机系统接口(SCSI)、串行附接的SCSI(SAS)、外围组件互连(PCI)接口、快速PCI(PCI-E)接口、通用串行总线(USB)接口、IEEE 1394接口、快速非易失性存储器(NVMe)接口、卡接口等。
非易失性存储器接口可在控制器1200与非易失性存储器装置1100之间提供接口。非易失性存储器接口可安排非易失性存储器装置1100的读/写/擦除命令。非易失性存储器接口可通过信道将数据从主机提供至非易失性存储器装置1100。另外，可通过非易失性存储器接口将从非易失性存储器装置1100读取的数据提供至主机。
图16是示出图15的非易失性存储器装置1100的框图。参照图16，非易失性存储器装置1100可在构造与特征方面与图11所示的非易失性存储器装置100相同或相似，并且因此省略对其的描述。
存储器单元阵列1110可包括监视器块1111。例如，可在制造非易失性存储器装置1100时指明监视器块1111以获得单元串的特征信息。监视器块1111可与包括在一个存储器芯片中的其它存储器块具有相同结构。因此，监视器块1111的沟道孔轮廓可用于设置其中包括监视器块1111的存储器芯片中的所有存储器块的地址编码方案。
非易失性存储器装置1100可从控制器1200接收轮廓检测命令PD_CMD。如果接收到轮廓检测命令PD_CMD，则非易失性存储器装置1100可利用监视器块1111获得单元串的特征信息。例如，非易失性存储器装置1100可在包括在监视器块1111中的存储器单元中编程特定数据。非易失性存储器装置1100可测量包括在监视器块1111中的各个存储器单元的编程速度。如上所述，如果编程速度相对快，则可确定存储器单元的大小相对小。非易失性存储器装置1100可获得与包括在监视器块1111中的各个存储器单元的编程速度有关的信息。
同时，非易失性存储器装置1100可通过利用监视器块1111和字线延迟检测器1160获得单元串的特征信息。例如，监视器块1111可像其它存储器块那样连接至字线WL。另外，监视器块1111的字线WL可分别连接至对应的监视器线ML。监视器线ML可连接至字线延迟检测器1160。监视器块1111可默认具有擦除状态。
如果接收到轮廓检测命令PD_CMD，则控制逻辑1140可控制非易失性存储器装置1100的整体操作，以通过监视器块1111产生字线延迟信息WDI。例如，控制逻辑1140可允许地址解码器1120选择监视器块1111。另外，控制逻辑1140可允许电压产生器1150产生将被施加至连接至监视器块1111的字线的偏置电压。控制逻辑1140可为字线延迟检测器1160提供参考电压VREF和计数使能信号TCEN。
字线延迟检测器1160可将参考电压VREF与分别与字线WL连接的监视器线中的每一个的电压进行比较，并且可基于比较结果产生字线延迟信息WDI。字线延迟信息WDI可包括通过连接至监视器块1111的字线转移偏置电压需要的时间。下面将参照图17描述产生字线延迟信息WDI的方法。
如上所述，非易失性存储器装置1100可响应于轮廓检测命令PD_CMD获得与包括在监视器块1111中的各个存储器单元的编程速度有关的信息或者连接至监视器块1111的字线的字线延迟信息WDI。
图17是示出图16的字线延迟检测器的操作的框图。参照图16和图17，监视器块1111可通过第一字线WL1至第n字线WLn连接至地址解码器1120。例如，第一字线WL1至第n字线WLn可按照特定次序映射至包括在监视器块1111的单元串中的存储器单元。第一字线WL1至第n字线WLn可在确定地址编码方案之后再次映射至存储器单元。第一字线WL1至第n字线WLn可一一对应地连接至第一监视器线ML1至第n监视器线MLn。
字线延迟检测器1160可包括多路复用器1161、比较器1162和时间计数器1163。例如，多路复用器1161可与第一监视器线ML1至第n监视器线MLn连接。
如果接收到轮廓检测命令PD_CMD，则可将偏置电压VDT提供至地址解码器1120。在这种情况下，地址解码器1120可一个一个地选择第一字线至第n字线。另外，多路复用器1161可与字线按照相同次序选择第一监视器线ML1至第n监视器线MLn之一。因此，偏置电压VDT可通过选择的字线被输出至多路复用器1161。在这种情况下，控制逻辑1140可激活计数使能信号TCEN，并且时间计数器1163可响应于计数使能信号TCEN开始计数。
比较器1162可将多路复用器1161的输出电压VMX与参考电压VREF进行比较。例如，选择的监视器线的电压可作为多路复用器1161的输出电压VMX被输出。选择的监视器线的电压可从当将偏置电压VDT施加至选择的字线时的时间点开始增大。当输出电压VMX和参考电压VREF彼此一致时，比较器1162可输出比较完成信号VCM。可将参考电压VREF预先设为等于或小于偏置电压VDT的电压。
因此，时间计数器1163可测量从当激活计数使能信号TCEN时的时间点至当接收到比较完成信号VCM时的时间点的时间。测量到的时间可作为对应于选择的字线的字线延迟信息WDI被输出。多路复用器1161的输出电压VMX增大的速度可为与选择的字线的电阻成反比。如果选择的字线的电阻大，则连接至选择的字线的存储器单元的大小就大。也就是说，可以理解，连接至选择的字线的存储器单元的大小随着通过时间计数器1163测量的时间增加而变大。因此，字线延迟信息WDI可对应于连接至选择的字线的存储器单元的沟道孔的大小。
通过以上描述，非易失性存储器装置1100或控制器1200可基于字线延迟信息WDI产生沟道孔轮廓。另外，非易失性存储器装置1100或控制器1200可基于产生的沟道孔轮廓确定地址编码方案。例如，非易失性存储器装置1100或控制器1200可选择参照图4A至图4F所述的地址编码方案之一。
图18是示出根据本发明构思的实施例的存储器系统的编程方法的流程图。参照图15和图18，存储器系统1000可根据包括在非易失性存储器装置1100中的单元串的形状积极确定将用于执行编程操作的地址编码方案。
在操作S110中，存储器系统1000可检测包括在非易失性存储器装置1100中的单元串的沟道孔轮廓。例如，包括在控制器1200中的单元串轮廓检测器1210可在存储器系统1000的第一次操作中或者在必要时向非易失性存储器装置1100发出轮廓检测命令PD_CMD。非易失性存储器装置1100可响应于轮廓检测命令PD_CMD获得单元串的特征信息。例如，非易失性存储器装置1100可包括监视器块1111。非易失性存储器装置1100可测量包括在监视器块1111中的各个存储器单元的编程速度。可替换地，非易失性存储器装置1100可通过字线延迟检测器1160测量连接至监视器块1111的字线的字线延迟信息WDI。非易失性存储器装置1100或者控制器1200可利用包括在监视器块1111中的存储器单元的测量的编程速度或者测量的字线延迟信息WDI产生沟道孔轮廓。
在操作S120中，存储器系统1000可基于检测到的沟道孔轮廓确定非易失性存储器装置1100的地址编码方案。例如，控制器1200可接收与包括在监视器块1111中的存储器单元的编程速度有关的信息或字线延迟信息WDI。控制器1200的单元串轮廓检测器1210可通过将编程速度信息或字线延迟信息WDI放在一起产生地址编码方案选择信息ASI。非易失性存储器装置1100的地址编码选择器1141可接收地址编码方案选择信息ASI，以设置其中包括了监视器块1111的存储器芯片的地址编码方案。
作为另一实施例，非易失性存储器装置1100可基于编程速度信息或字线延迟信息WDI自动地设置地址编码方案。在这种情况下，地址编码选择器1141可包括用于确定地址编码方案的映射表。
在操作S130中，存储器系统1000可根据设置的地址编码方案执行编程操作。例如，非易失性存储器装置1100可通过参照图4A至图4F描述的地址编码方案和参照图5至图14描述的执行编程操作的方法对存储器单元编程。如上所述，根据本发明构思的实施例的存储器系统1000可积极确定在编程中将使用的地址编码方案。
图19和图20是示出用于检测图18的沟道孔轮廓的方法的流程图。图19示出了利用包括在监视器块1111中的存储器单元的编程速度检测沟道孔轮廓的方法。图20示出了基于测量当偏置电压转移至连接至监视器块1111的字线时的时间的结果检测沟道孔轮廓的方法。
参照图15和图19，在操作S210中，非易失性存储器装置1100可从控制器1200接收轮廓检测命令PD_CMD。如果接收到轮廓检测命令PD_CMD，则在操作S220中，非易失性存储器装置1100可对连接至监视器块1111中的选择的字线的存储器单元(即，选择的存储器单元)编程。例如，非易失性存储器装置1100可按照预先确定的次序在选择连接至监视器块1111的字线的同时执行编程操作。在操作S230中，非易失性存储器装置1100可测量选择的存储器单元的编程时间。可以通过测量存储器单元的编程时间确定存储器单元之间的相对大小。原因在于，存储器单元的编程时间与存储器单元的大小成比例。例如，随着存储器单元编程时间变短，存储器单元的大小可变得相对较小。
在操作S240中，非易失性存储器装置1100可确定选择的字线是否是连接至监视器块1111的最后一条字线。也就是说，非易失性存储器装置1100可确定包括在监视器块1111中的所有存储器单元是否被编程。如果选择的字线是最后一条字线，则处理前进至操作S250。如果选择的字线不是最后一条字线，则处理前进至操作S210。
在操作S250中，在其中根据特定次序选择连接至监视器块1111的所有字线的情况下(在其中测量监视器块1111的所有存储器单元中的每一个的编程时间的情况下)，非易失性存储器装置1100可基于测量到的编程时间产生包括监视器块1111的存储器芯片的沟道孔轮廓。可替换地，非易失性存储器装置1100可将关于测量到的编程时间的信息提供至控制器1200。控制器1200可基于测量到的编程时间产生包括监视器块1111的存储器芯片的沟道孔轮廓。
参照图15和图20，在操作S310中，非易失性存储器装置1100可从控制器1200接收轮廓检测命令PD_CMD。如果接收到轮廓检测命令PD_CMD，则在操作S320中，非易失性存储器装置1100可将偏置电压施加至在监视器块1111中选择的字线。例如，监视器块1111可设为擦除状态，并且串选择晶体管和地选择晶体管可被导通。可将地电压GND施加至位线。在操作S330中，非易失性存储器装置1100可相对于选择的字线测量偏置电压的转移延迟的字线延迟时间。例如，字线的电阻越小，字线延迟时间可越短。另外，连接至字线的存储器单元的大小越小，字线的电阻可越小。因此，字线延迟时间可与连接至字线的存储器单元的大小成比例。
在操作S340中，非易失性存储器装置1100可确定选择的字线是否是连接至监视器块1111的最后一条字线。也就是说，非易失性存储器装置1100可确定是否相对于连接至监视器块1111的所有字线测量了字线延迟时间。如果选择的字线是最后一条字线，则处理前进至操作S350。如果选择的字线不是最后一条字线，则处理前进至操作S310。
在操作S350中，在其中根据特定次序相对于连接至监视器块1111的所有字线测量了字线延迟时间的情况下，非易失性存储器装置1100可基于测量到的字线延迟时间产生包括监视器块1111的存储器芯片的沟道孔轮廓。可替换地，非易失性存储器装置1100可为控制器1200提供与测量到的字线延迟时间关联的字线延迟信息WDI。在这种情况下，控制器1200可基于字线延迟信息WDI产生包括监视器块1111的存储器芯片的沟道孔轮廓。
虽然已经参照实施例描述了本发明构思，但是本领域技术人员应该理解，在不脱离本发明构思的精神和范围的情况下，可对其作出各种改变和修改。因此，应该理解，以上实施例不是限制性而是示出性的。
技术特征：
1.一种对包括单元串的三维非易失性存储器装置编程的方法，所述单元串包括柱结构，所述柱结构包括竖直地堆叠在衬底上的地选择晶体管、多个存储器单元和串选择晶体管，其中，所述存储器单元包括第一单元组和堆叠在所述第一单元组上的第二单元组，并且其中，所述柱结构的至少一部分的水平宽度在朝着所述衬底的深度方向上减小，所述方法包括以下步骤：
通过所述柱结构的地选择晶体管初始化所述单元串的第一单元组的存储器单元的沟道；以及随后
将编程电压施加至所述单元串的柱结构的存储器单元。
2.根据权利要求1所述的方法，还包括以下步骤：
针对所述单元串的第一单元组的存储器单元中的将被编程的所述单元串的第一单元组的其余存储器单元中的每一个按次序执行所述初始化的步骤和所述施加电压的步骤。
3.根据权利要求2所述的方法，其中，所述柱结构的水平宽度在从所述串选择晶体管至所述地选择晶体管的深度方向上减小，并且其中，通过针对所述单元串的存储器单元中的每一个按次序执行所述初始化的步骤和所述施加电压的步骤，按照从距离所述衬底最远的最上面的存储器单元至最靠近所述衬底的最下面的存储器单元的次序对所述单元串的存储器单元按次序被编程。
4.根据权利要求1所述的方法，其中，所述第一单元组的最上面的存储器单元的水平宽度大于所述第二单元组的邻近的最下面的存储器单元的水平宽度，所述方法还包括以下步骤：
通过针对所述单元串的存储器单元中的每一个按次序执行所述初始化的步骤和所述施加电压的步骤，按照从距离所述衬底最远的所述第二单元组的最上面的存储器单元至最靠近所述衬底的所述第一单元组的最下面的存储器单元的次序对所述单元串的存储器单元按次序编程。
5.根据权利要求1所述的方法，其中，与所述第一单元组的存储器单元的具有最大水平宽度的存储器单元相比，所述第一单元组的存储器单元中的具有最小水平宽度的存储器单元通过更少的比特被编程。
6.根据权利要求1所述的方法，其中，与所述第二单元组的存储器单元的具有最大水平宽度的存储器单元相比，所述第二单元组的存储器单元中的具有最小水平宽度的存储器单元通过更少的比特被编程。
7.根据权利要求1所述的方法，其中，所述方法包括具有多个程序循环的增量步进脉冲编程，并且其中，在所述程序循环的第一部分中对所述存储器单元编程的第二编程操作与在所述程序循环的第二部分中对所述存储器单元编程的第四编程操作不同，其中，在所述第二编程操作与所述第四编程操作之间，施加至所述单元串的共源极线的电压不同。
8.一种三维非易失性存储器装置，包括：
存储器单元阵列，其包括单元串，所述单元串包括柱结构，所述柱结构包括竖直地堆叠在衬底上的地选择晶体管、多个存储器单元和串选择晶体管，其中，所述存储器单元包括第一单元组和堆叠在所述第一单元组上的第二单元组，并且其中，所述柱结构的至少一部分的水平宽度在朝着所述衬底的深度方向上减小；
地址解码器，其被构造为将串选择线电压供应至所述串选择晶体管，将字线电压供应至连接至各所述存储器单元的各字线，将地选择线电压供应至所述地选择晶体管，并且将共源极线电压供应至所述存储器单元阵列的共源极线；
页缓冲电路，其被构造为从所述存储器单元阵列的选择的存储器单元输出比特数据；
控制逻辑；以及
电压产生器，其被构造为响应于所述控制逻辑将电压供应至所述地址解码器，
其中，所述存储器装置被构造为通过所述柱结构的地选择晶体管初始化所述单元串的第一单元组的存储器单元的沟道，以及随后将编程电压施加至所述单元串的柱结构的存储器单元。
9.根据权利要求8所述的存储器装置，其中，所述存储器装置被构造为通过所述地选择晶体管按次序初始化沟道，以及随后针对所述单元串的第一单元组的存储器单元中的将被编程的所述单元串的第一单元组的其余存储器单元中的每一个施加所述编程电压。
10.根据权利要求9所述的存储器装置，其中，所述柱结构的水平宽度在从所述串选择晶体管至所述地选择晶体管的深度方向上减小，并且其中，所述存储器装置被构造为，通过经所述地选择晶体管按次序初始化沟道，以及随后针对所述单元串的存储器单元中的每一个施加所述编程电压，按照从距离所述衬底最远的最上面的存储器单元至最靠近所述衬底的最下面的存储器单元的次序对所述单元串的存储器单元按次序编程。
11.根据权利要求8所述的存储器装置，其中，所述第一单元组的最上面的存储器单元的水平宽度大于所述第二单元组的邻近的最下面的存储器单元的水平宽度，并且其中，所述存储器装置被构造为：
通过经所述地选择晶体管按次序初始化沟道，以及随后针对所述单元串的存储器单元中的每一个施加所述编程电压，按照从距离所述衬底最远的所述第二单元组的最上面的存储器单元至最靠近所述衬底的所述第一单元组的最下面的存储器单元的次序对所述单元串的存储器单元按次序编程。
12.根据权利要求8所述的存储器装置，其中，所述存储器装置被构造为，与所述第一单元组的存储器单元的具有最大水平宽度的存储器单元相比，利用更少的比特对所述第一单元组的存储器单元中的具有最小水平宽度的存储器单元编程。
13.根据权利要求8所述的存储器装置，其中，与所述第二单元组的存储器单元的具有最大水平宽度的存储器单元相比，利用更少的比特对所述第二单元组的存储器单元中的具有最小水平宽度的存储器单元编程。
14.根据权利要求8所述的存储器装置，其中，所述存储器装置被构造为利用包括多个程序循环的增量步进脉冲编程对所述存储器单元编程，并且其中，在所述程序循环的第一部分中对所述存储器单元编程的第二编程操作与在所述程序循环的第二部分中对所述存储器单元编程的第四编程操作不同，其中，在所述第二编程操作与所述第四编程操作之间，施加至所述单元串的共源极线的电压不同。
15.一种对三维非易失性存储器装置编程的方法，所述三维非易失性存储器装置包括具有各自连接至多条位线之一的多个单元串的存储器单元阵列，所述单元串各自包括柱结构，所述柱结构包括竖直地堆叠在衬底上的地选择晶体管、各自连接至多条字线之一的多个存储器单元和串选择晶体管，其中，各个单元串的存储器单元包括第一单元组和堆叠在所述第一单元组上的第二单元组，并且其中，所述柱结构的至少一部分的水平宽度在朝着所述衬底的深度方向上减小，所述方法包括以下步骤：
将位线电压提供至所述位线以选择一条位线；
将串选择线电压供应至连接至选择的位线的单元串的串选择晶体管，以选择一个单元串；以及
通过所述柱结构的所述地选择晶体管将选择的单元串的柱结构预充电，以及随后将字线电压施加至连接至单元串的存储器单元的所述字线，以为选择的存储器单元编程。
16.根据权利要求15所述的方法，还包括以下步骤：
针对所述选择的单元串的存储器单元中的将被编程的所述选择的单元串的其余存储器单元中的每一个，按次序执行所述提供、供应、预充电和施加电压的步骤。
17.根据权利要求16所述的方法，其中，所述柱结构的水平宽度在从所述串选择晶体管至所述地选择晶体管的深度方向上减小，并且其中，通过针对所述单元串的存储器单元中的每一个按次序执行所述提供、供应、预充电和施加电压的步骤，按照从距离所述衬底最远的最上面的存储器单元至最靠近所述衬底的最下面的存储器单元的次序对所述单元串的存储器单元按次序编程。
18.根据权利要求15所述的方法，其中，所述第一单元组的最上面的存储器单元的水平宽度大于所述第二单元组的邻近的最下面的存储器单元的水平宽度，所述方法还包括以下步骤：
通过针对所述单元串的存储器单元中的每一个按次序执行所述提供、供应、预充电和施加电压的步骤，按照从距离所述衬底最远的所述第二单元组的最上面的存储器单元至最靠近所述衬底的所述第一单元组的最下面的存储器单元的次序对所述单元串的存储器单元按次序编程。
19.根据权利要求15所述的方法，其中，与所述第二单元组的存储器单元的具有最大水平宽度的存储器单元相比，利用更少的比特对所述第二单元组的存储器单元中的具有最小水平宽度的存储器单元编程。
20.根据权利要求15所述的方法，其中，对所述存储器单元编程的方法包括具有多个程序循环的增量步进脉冲编程，并且其中，在所述程序循环的第一部分中对所述存储器单元编程的第二编程操作与在所述程序循环的第二部分中对所述存储器单元编程的第四编程操作不同，其中，在所述第二编程操作与所述第四编程操作之间，施加至所述单元串的共源极线的电压不同。
技术总结
一种三维非易失性存储器装置，其包括单元串。所述单元串包括柱结构，其包括竖直地堆叠在衬底上的地选择晶体管、多个存储器单元和串选择晶体管。存储器单元包括第一单元组和堆叠在第一单元组上的第二单元组，并且柱结构的至少一部分的水平宽度朝着衬底在深度方向上减小。对存储器装置编程的方法包括：通过柱结构的地选择晶体管将单元串的第一单元组的存储器单元的沟道初始化；以及随后将编程电压施加至单元串的柱结构的存储器单元。
技术研发人员：郑原宅;南尚完;朴镇宇;郑宰镛
受保护的技术使用者：三星电子株式会社
技术研发日：.06.26
技术公布日：.01.01
