本实用新型涉及非易失性存储器装置、特别是相变存储器装置。
背景技术：
众所周知，并且如图1中示意性所示，由1表示的非易失性存储器装置(这里是相变型)通常包括存储器阵列2，存储器阵列2包括布置成行和列并且存储相应数据的多个存储器单元3。
每个存储器单元3在此由被设计为存储二进制数据的相变型存储元件4、以及与存储元件4串联的在此由nmos晶体管形成的选择元件5形成。用于布置在同一行中的存储器单元3的选择元件5具有的栅极端子被耦合在一起并且被耦合到相应的字线wl0、wl1、......。布置在同一列中的存储器单元3的选择元件5的具有的相应的第一导电端子被耦合在一起并且被耦合到相应的局部位线lbl1、......、lbln、.......。此外，每个选择元件5具有的第二导电端子被耦合到参考电位线(例如，连接到地)。
局部位线lbl0、......、lbli、......耦合到列解码级6(以简化方式示出)，列解码级6又耦合到偏置和读取电路7，仅示出其感测放大器级12。字线wl0，wl1、......耦合到图1中示意性示出的行解码级8。以已知的方式，偏置和读取电路7、列解码级6和行解码级8允许每次基于由控制单元10(也示意性地表示)生成的地址信号来选择一个或多个存储器单元3。
在所示的示例中，存储器1具有分级位线结构(在简化示例中，具有两个级别，但是可以设想三个级别)，其中局部位线lbl1、......、lbli、......通过第一开关13.0、13.1、......耦合到全局位线(也称为“主位线”)mbl0、mbl1、......，全局位线又通过第二开关14.0、14.1、......耦合到偏置和读取电路7。在图1的示意图中，第一开关13.0、13.1、......、第二开关14.0、14.1、......、以及全局位线mbl0、mbl1、......形成列解码级6。在一些实施例中，如上所述，列解码级6可以以本领域技术人员已知的方式(未示出)包括具有另外的位线和对应的第三开关的另外的层级。
偏置和读取电路6特别地形成一个或多个读取路径，这些读取路径可以个体地或并行地激活，并且每个读取路径被设计为在存储器阵列2的存储器单元3(每次被选择时)与感测放大器级12之间产生导电路径。感测放大器级12是差分型的，并且旨在将在所选择的存储器单元3中循环的电流与参考电流进行比较，以便确定所存储的数据的值并且生成对应的数字读取信号。
最近，由于可以简化制造过程并且因此降低制造成本，提供嵌入式存储器装置，可能与其他电路集成在同一管芯中并且采用先进的cmos技术获取，所以在该过程的后端步骤中产生的存储器装置(其存储元件提供在装置的最后层中)的使用已经变得更加重要。
特别地，非易失性相变存储器装置的后端集成变得越来越重要。在这些存储器装置中，存储元件由如下材料区域形成：该材料区域在经受足够的电流值时能够改变其自身的物理结构，从非晶相转变为晶相，反之亦然，随之发生其欧姆电阻的变化。欧姆电阻的这种变化用于存储数字数据。
存储元件的两种状态被称为：
设置状态，与以较低电阻为特性、并且因此在存储元件的恒定电压读取的情况下以较高电流为特性的晶相相关联；以及
复位状态，与以较高电阻为特性、并且因此在存储元件的恒定电压读取的情况下以较低电流为特性的非晶相相关联。
在这种类型的存储器中，存储元件中的相变在特定温度下被激活，并且通过施加持续时间为几微秒的电流脉冲来获取，该电流脉冲通过焦耳效应局部地升高温度并且修改材料的物理结构。
因此，这种类型的存储器装置可能对数据保持的问题敏感，特别是当装置暴露于中间温度时，甚至不是非常高的温度(高达165℃)，但持续很长时间(高达几千小时)。这经常发生，例如，当存储器装置用于汽车应用并且因此通常在150-160℃的温度下工作时。
特别地，在这种情况下，可能出现并且可能导致失败或在任何情况下导致错误操作的现象与非晶态和晶态的损失(与复位和设置的条件相关联)相关联，这是由于部分结晶，即通向处于非晶相或晶相的材料的不太有序的结晶条件。
对于温度起基本作用的应用，可以优化所选择的材料的类型，并且特别是其组成，以便满足对数据的可靠性和保留的要求。
然而，同样在这种情况下，中间温度的施加可以导致优化的材料的不可忽略的相位变化，从而导致与存储器的两个状态相关联的电流值或电阻值之间的差异的逐渐减小。
考虑到作为读取电流ir的函数的单元数n的归一化分布以及其在恒定温度下随时间的演变，可以突出显示该现象，如图2a中在存储器单元以复位状态编程的情况下所示、并且如图2b中在存储器单元以设置状态编程并且在复位和设置状态(ts＝0)下从编程时刻保持在恒定温度150℃的情况下所示。
特别地，在这些图中，曲线a1和a2分别表示复位和设置单元的累积分布，这些复位和设置单元将读取电流传导到在零时刻报告的值ir，并且其他曲线表示存储器单元的类似的累积分布，这些存储器单元将读取电流传导到从3h(分别为曲线b1和b2)到2000h(分别为曲线c1和c2)在从编程逐渐增加的时间(如箭头所示)之后绘制的值ir。
可以注意到，复位单元的分布和设置单元的分布随着自其编程以来经过的时间的增加而朝向左漂移，即朝向较低的电流值漂移。这种现象在设置单元(图2b)的情况下特别重要，这些设置单元从22μa到30μa之间被包括的读取电流值漂移到在2000h之后低至5μa的低得多的电流值。
可以在分布和等概率直线ecc(在图2a和2b的示例中设置为10-6)之间的交叉点处标识被定义为不能通过纠错读取方案来恢复的分布的最差单元。
这表示，在没有重新编程或刷新的情况下，在读取之前已经设置(并且具有例如几毫安的读取电流)的最差单元与最近已经复位的最差单元之间的读取电流的差异非常低或者甚至为零。
该事实由图3的曲线d1和d2突出显示，这些曲线将图2a和2b的数据呈现为针对复位和设置单元的分布中的最差单元的存储时间ts(在固定温度下)的函数，在ts＝0编程之后保持在150℃，直至约1000h的时间。因此，两条曲线d1和d2之间的距离表示针对存储器的读取窗口。
特别地，图3示出，对于ts＝0，最差设置单元与最差复位单元的读取电流之间的差异很高，并且由于所施加的温度，该差异趋于随时间而减小。
图4以放大比例示出了图3的一部分，其中箭头指示在不同的存储时间ts的读取电流ir的差异，并且示出了灰色区域，该灰色区域表示读取电流ir的“自由”范围，即没有设置或复位单元的范围。
上述范围表示约1μa的工作窗口，其对于存储时间ts的低值明显地与曲线d1和d2分开，但是然后接近最差设置单元的曲线d2，并且在略高于1000h的存储时间达到它。在此之后，在快速读取的情况下，即几纳秒，工作窗口与最差设置单元的曲线d2重叠，并且因此不能以足够低的误差裕度进行读取。因此，在该工作窗口中，必须在1000h的最长时间之后经由刷新操作重新编程单元。
同样以这种方式，单元的读取将是有问题的。事实上，在或非闪存类型的存储器中，通常通过将读取电流ir与参考电流进行比较来进行读取，参考电流由在相同存储器阵列中形成的参考单元生成，以便具有相同的电特性或者由等效电流源生成。
理论上，参考电流可以随时间可变，作为编程时间的函数或者恒定。
然而，在参考电流随时间可变的情况下，有必要跟踪自要读取的单元的编程以来经过的时间，并且使参考元件的特性适应图4的工作窗口的中间。然而，该解决方案不是可行的，因为跟踪每个单元的编程时间将是复杂的并且需要高成本和不可接受的读取时间。
另一方面，经由固定参考进行的读取在高读取速度下证明是复杂的(例如，电流要求调用约10ns的读取时间)。事实上，例如，相同的存储器阵列可以包括已经设置了近1000h并且读取电流略高于6μa的单元以及读取电流略低于5μa的刚刚复位的单元。因此，参考电流可以设置在这些值之间的中间，例如5.5μa。在这种情况下，可以设计读取电路以便能够相对于5.5μa的参考区分5μa的读取电流或者相对于5.5μa的相同参考区分6μa的读取电流。
在实践中，这需要能够区分相差0.5μa的电流，这在所考虑的读取速率下本身已经很难。另外，上述分辨率是读取电流的一小部分，对于设置单元和复位单元都是如此，由此问题更复杂并且用于其他类型存储器的一些快速读取解决方案不适用。
例如，在以本申请人的名义提交的意大利专利申请10000024496(对应于美国专利9,865,356和欧洲专利申请ep3217405)中，描述了一种读取方法和电路，其中将跨所选择的位线的电压与跨相邻位线的电压进行比较，相邻位线以在由要读取的存储器单元存储的两个状态下所选择的位线可以达到的值之间的中间值被预充电。特别地，参考浮栅闪存单元描述的本专利申请中公开的读取方法利用存储器阵列中存在的寄生电容，并且以中间值对两个全局位线(要读取的单元的位线和相邻位线)充电构成。然后，读取要读取的单元。如果该单元存储位“1”，则它传导电流并且引起其自身的局部位线放电并且从而通过电荷共享引起其自身的全局位线放电，以使全局位线的电压值低于相邻全局位线上的中间值。如果要读取的单元存储位“0”并且因此不传导电流，则其局部位线不放电，而是将其自己的全局位线带到比相邻全局位线上的中间值更高的电压值。
上述意大利专利申请10000024496中描述的读取电路在两个编程状态中的一个以零电流为特性时非常好地工作，例如，针对提到的浮栅闪存单元的应用，例如，当存在共同电流贡献时不可用，如在具有上述电气特性的pcm型存储器单元的情况下。
本实用新型的目的是提供一种克服现有技术的限制的读取电路和方法。
技术实现要素：
为了解决以上问题，本实用新型提供了一种非易失性存储器装置。
根据一个方面，提供了一种非易失性存储器装置。该非易失性存储器装置包括：存储器阵列，由被布置成行和列的多个存储器单元形成，其中存储数据的至少一个第一存储器单元被布置在第一列中并且可耦合到第一位线；第一电路分支，与第一位线相关联并且具有：第一节点，被耦合到第一位线；输出节点；以及开关部件，被配置为选择性地将第一节点耦合到第一存储器单元，并且将第一位线耦合到输出节点；比较器级，具有被耦合到输出节点的第一输入、被耦合到参考电压的第二输入、以及提供指示存储在第一存储器单元中的数据的输出信号的输出；电流源，可控制以向第一位线中注入漂移电流，漂移电流具有的值高于当第一存储器单元处于第一编程状态时在第一存储器单元中通过的电流、并且低于当第一存储器单元处于第二编程状态时在第一存储器单元中通过的电流；以及控制单元，被配置为在第一存储器单元的读取期间控制开关部件以使得：在预充电步骤中，当第一存储器单元被禁用时，第一位线以线预充电电压被预充电，并且电流源被去激活并且不提供漂移电流；在特性漂移步骤中，当第一存储器单元被使能并且被连接到位线时，第一位线与输出节点去耦，并且电流源被激活并且向第一位线提供漂移电流，从而位线基于所存储的数据进行充电或放电；以及在检测步骤中，电流源被去激活，并且开关部件将第一位线连接到输出节点。
在一些实施例中，第一电路分支还包括：第二节点；第一连接开关，被配置为选择性地将第一节点耦合到第二节点；以及第二连接开关，被配置为选择性地将第二节点耦合到输出节点，其中在预充电步骤中，第一节点和第二节点以相应的预充电电压被预充电；在特性漂移步骤中，第二连接开关将第二节点与输出节点去耦；并且在检测步骤中，第二连接开关将第二节点连接到输出节点。
在一些实施例中，还包括被耦合到第一节点的第一电容和被耦合到输出节点的第二电容；其中控制单元被配置为使得在特性漂移步骤之后并且在检测步骤之前的共享步骤中，第一存储器单元与第一节点去耦，电流源被去激活，并且第二节点被耦合到输出节点以在第一电容与第二电容之间引起电荷共享。
在一些实施例中，存储器阵列包括存储数据的第二存储器单元，第二存储器单元被布置在第二列中并且可耦合到不同于第一位线的第二位线，装置还包括：第二电路分支，与第二位线相关联并且具有：被耦合到第二位线的第三节点；第四节点；以及被耦合到比较器级的第二输入的参考节点；第三连接开关，被布置在第三节点与第四节点之间；第四连接开关，被布置在第四节点与参考节点之间；以及耦合级，包括第一耦合开关，第一耦合开关由控制单元可控制，以在预充电步骤之后并且在特性漂移步骤之前的均衡步骤中耦合输出节点和参考节点，并且在特性漂移步骤和检测步骤中将输出节点和参考节点去耦。
在一些实施例中，存储器阵列包括存储数据的第二存储器单元，第二存储器单元被布置在第二列中并且可耦合到不同于第一位线的第二位线，装置还包括：第二电路分支，与第二位线相关联并且具有：被耦合到第二位线的第三节点；第四节点；以及被耦合到比较器级的第二输入的参考节点；第三连接开关，被布置在第三节点与第四节点之间；第四连接开关，被布置在第四节点与参考节点之间；以及耦合级，包括第一耦合开关，第一耦合开关由控制单元可控制，以在预充电步骤之后并且在特性漂移步骤之前的均衡步骤中耦合输出节点和参考节点，并且在特性漂移步骤和检测步骤中将输出节点和参考节点去耦；耦合级还包括第二耦合开关，第二耦合开关由控制单元可控制，以在均衡步骤期间耦合第一电路分支和第二电路分支的第二节点和第四节点，并且在特性漂移步骤和共享步骤期间去耦第二节点和第四节点。
在一些实施例中，耦合级还包括第三耦合开关，第三耦合开关由控制单元可控制，以在均衡步骤期间耦合第一电路分支和第二电路分支的第一节点和第三节点，并且在特性漂移步骤和共享步骤期间将第一节点和第三节点去耦。
在一些实施例中，第一位线包括第一全局位线和第一局部位线；并且第一电路分支还包括第五连接晶体管，第五连接晶体管具有被耦合到第一局部位线的第一端子、被耦合到第一全局位线的第二端子、以及从控制单元接收第一局部解码信号的控制端子，其中第五连接晶体管由控制单元可控制以便在预充电步骤、均衡步骤和特性漂移步骤中将第一局部位线耦合到第一全局位线，并且在共享步骤中将第一局部位线与第一全局位线去耦。
在一些实施例中，第二位线包括第二全局位线和第二局部位线；并且第二电路分支还包括第六连接晶体管，第六连接晶体管具有被耦合到第二局部位线的第一端子、被耦合到第二全局位线的第二端子、以及从控制单元接收第二局部解码信号的控制端子，其中第六连接晶体管由控制单元可控制以便在第一存储器单元的读取期间保持第二存储器单元关闭；第一位线包括第一全局位线和第一局部位线；并且第一电路分支还包括第五连接晶体管，第五连接晶体管具有被耦合到第一局部位线的第一端子、被耦合到第一全局位线的第二端子、以及从控制单元接收第一局部解码信号的控制端子，其中第五连接晶体管由控制单元可控制以便在预充电步骤、均衡步骤和特性漂移步骤中将第一局部位线耦合到第一全局位线，并且在共享步骤中将第一局部位线与第一全局位线去耦。
在一些实施例中，第一全局位线和第二全局位线是相邻的。
在一些实施例中，存储器单元是相变存储器单元。
在一些实施例中，电流源选择性地被耦合到第二节点。
根据一个方面，提供了一种非易失性存储器装置。该非易失性存储器装置包括：存储器阵列，由被布置成行和列的多个存储器单元形成，其中存储数据的至少一个第一存储器单元被布置在第一列中并且可耦合到第一位线；第一电路分支，与第一位线相关联并且具有：第一节点，被耦合到第一位线；输出节点；以及开关，被配置为选择性地将第一节点耦合到第一存储器单元并且将第一位线耦合到输出节点；比较器级，具有被耦合到输出节点的第一输入、被耦合到参考电压的第二输入、以及提供指示存储在第一存储器单元中的数据的输出信号的输出；电流源，可控制以向第一位线中注入漂移电流，漂移电流具有的值高于当第一存储器单元处于第一编程状态时在第一存储器单元中通过的电流、并且低于当第一存储器单元处于第二编程状态时在第一存储器单元中通过的电流；以及控制单元，被配置为控制开关。
在一些实施例中，控制单元被配置为提供预充电操作模式、特性漂移操作模式和检测操作模式。
本实用新型可以实现有益的技术效果。
附图说明
为了更好地理解本实用新型，现在参考附图，仅通过非限制性示例描述其一些实施例，在附图中：
图1是所考虑的类型的非易失性存储器装置的结构的示意图；
图2a和2b分别示出了对于复位和设置单元的、作为读取电流的函数的图1的装置的存储器单元的数目的归一化累积分布；
图3示出了作为针对自编程以来经过的时间的函数的、复位和设置状态下的最差单元的读取电流的曲线图；
图4以放大比例示出了图3的曲线的一部分；
图5示出了根据本实用新型的一个方面的通过向要读取的存储器单元添加恒定电流而平移的图4的曲线。
图6示出了本存储器装置的简化电路图；
图7示出了本存储器装置的更完整的电路图；
图8示出了关于本读取方法的步骤的表；以及
图9示出了图7的电路中的电量的曲线图。
具体实施方式
本读取方法基于向下平移图4的曲线，使得在较低读取电流(最差复位单元的电流)下的分布变为理论上的负电流。这在图5中示出，其中箭头指示最差设置和复位单元的读取电流的位移，并且平移后的曲线由d1和d2表示。实际上，由于不可能具有负电流，所以复位存储器单元具有零读取电流，从而有助于它们与设置存储器单元的区分。
在实践中，通过适当选择漂移电流值(在所示的情况下为5μa)，最差设置单元(在1000h之后)具有的电流为1μa并且复位单元再次具有零电流，因此读取裕度变为1μa；另外，有利地，读取裕度以零作为参考。
此外，为了提高读取性能，提高读取速率，同时减小存储器装置的尺寸，利用了形成上述意大利专利申请10000024496的主题的原理，包括注入针对经编程的存储器单元的特性转换电流的另一步骤，从而在电荷共享之前(这里是在全局位线与输出电容之间)对对应的位线放电/充电并且使连接到感测放大器的位线不平衡。
如图6所示，可以获取上述读取电流偏移的影响。
图6示出了存储器装置30的一部分，存储器装置30具有与图1类似的一般结构并且因此包括类似于图1的对应的级2、6、和7的布置成行和列的存储器阵列33、列解码器34、以及偏置和读取电路35。具体地，在图6中，在框33-35中示出了布置在读取分支31中的元件，该读取分支31连接到要读取的存储器单元32并且对于理解本读取方法是有用的。
具体地，读取分支31包括彼此串联地耦合在局部位线lbli(物理地耦合到要读取的存储器单元32)与电源线37之间的局部解码晶体管40、全局解码晶体管42、输出连接晶体管44和充电晶体管46。
详细地，局部解码晶体管40(这里是nmos型并且属于列解码级34)具有连接到耦合到局部位线lbli的局部节点41的第一导电端子、连接到耦合到全局位线mblj的全局节点43的第二导电端子、以及从控制单元36接收局部解码信号vy0的控制端子，类似于图1的控制单元21。
全局解码晶体管42(这里也是nmos型并且属于列解码级34)具有耦合到全局节点43的第一导电端子、连接到内部节点45的第二导电端子、以及通过控制单元36接收全局解码信号vyn的控制端子。
输出连接晶体管44(这里也是nmos型)具有连接到内部节点45的第一导电端子、连接到输出节点47的第二导电端子、以及从控制单元36接收偏置信号vca的控制端子。输出节点47在输出电压vo处还耦合到差分类型的感测放大器50的第一输入，感测放大器50具有接收参考电压vref的第二输入。
充电晶体管46(这里是pmos型)具有连接到输出节点47的第一导电端子、连接到电源线37的第二导电端子、以及接收预充电信号vch的控制端子，第二导电端子接收电源电压vdd。
此外，电流源48耦合到内部节点45，并且当由控制单元36生成的源使能信号en使能时，生成被注入到内部节点45中的漂移电流iadd。
图6还示出了读取分支31中存在的电容。
具体地，局部寄生电容器51(由虚线示出并且具有局部电容c1)耦合在与局部位线lbli相关联的局部节点41与存储器装置30的参考电位线54(此处为地)之间。全局寄生电容器52(也由虚线示出并且具有电容cg)耦合在与全局位线mblj相关联的全局节点43与参考电位线54之间。输出电容器53(这里是寄生类型并且因此由虚线示出，但是其可以包括物理组件并且具有电容co)耦合在输出节点47与参考电位线54之间。
通常，全局寄生电容器52的电容cg(即与全局位线mblj相关联的寄生电容)高于局部寄生电容器51的局部电容c1(即与局部位线lbli相关联的寄生电容)，并且高于输出节点47上的输出电容器53的电容co。
在读取分支31中，漂移电流iadd具有最差复位单元的最大读取电流的值。例如，参考图2a、图2b、图3-5所示的值，漂移电流iadd为5μa。
在这种情况下，如果要读取的存储器单元32被编程为处于reset状态并且因此汲取低于或最多等于5μa的电流(最差复位单元的读取值)，则漂移电流iadd补偿由该存储器单元汲取的电流，并且因此，对于第一近似，不修改读取分支31的节点处的电压。
相反，如果要读取的存储器单元32被编程为处于set状态并且因此汲取比漂移电流iadd更高的电流，则由读取分支31提供要读取的单元32的电流与漂移电流iadd之间的差值，从而导致全局节点43和内部节点45以及输出节点47上的电压降低。该电压降低可以由感测放大器50检测，其中参考电压vref具有适当地固定的值。
以这种方式，在要读取的存储器单元32处于复位状态时，由读取分支31提供的电流为零，并且感测放大器50输出逻辑“0”，而在要读取的存储器单元32处于设置状态时，由读取分支31提供的电流高于零，并且感测放大器50输出逻辑“1”。
如前所述，以上参考图6阐述的原理可以应用于前述意大利专利申请10000024496中描述的读取电路和读取方法以获取上述读取速度和存储器尺寸减小的优点。
图7示出了采用上述原理的存储器装置30的实现。
详细地，图7示出了参考分支60，如前述意大利专利申请10000024496中所述，参考分支60包括与全局位线mblj相邻的全局位线，例如全局位线mblj+1，下文中简称为mbl"。为简单起见，在下文中，耦合到要读取的存储器单元的全局位线mblj将由mbl表示，并且局部位线lbli将由lbl表示。
参考分支60具有与读取分支31类似的结构，并且因此其元件将不再详细描述并且在下文中指定并且在图7中由与读取分支31的对应元件相同的数字表示，提供有单引号。
此外，图7示出了读取分支31和参考分支60的均衡元件。
详细地，存储器装置30具有第一均衡晶体管65、第二均衡晶体管66和第三均衡晶体管67。这里，nmos型的第一均衡晶体管65分别连接在读取分支31和参考分支60的全局节点43和43"之间，并且具有接收由控制单元36生成的均衡信号atd的控制端子。这里也是nmos型的第二均衡晶体管66分别连接在读取分支31和参考分支60的内部节点45和45"之间，并且具有接收均衡信号atd的控制端子。这里也是nmos型的第三均衡晶体管66分别连接在读取分支31和参考分支60的输出节点47和47"之间，并且具有接收均衡信号atd的控制端子。
如下文中详细讨论的，均衡晶体管65-67具有均衡连接到它们的节点的功能，使得它们在一些读取操作步骤中具有基本上相同的电压值。
图7的存储器装置30的读取包括四个不同的步骤(预充电、均衡、特性漂移和共享)，下文中将参考图8和9详细描述，图8和9示出了一个表，该表表示分别在不同读取步骤中的图7的电路中的控制信号的值以及控制信号的时序图和连接到要读取的存储器单元32的字线(对应于图1的字线wl)上的电压(行电压vr)。行电压vr也被施加到参考单元32"，即使该单元在读取要读取的单元32的所有步骤中保持关闭并且不参与读取，如下文中详细解释的。
在预充电步骤中，读取分支31被预充电，并且参考分支60浮置。为此，在时间t＝t0，提供给读取分支31的局部解码信号vy0切换到高状态，以将要读取的存储器单元32连接到相应的全局位线mbl，而提供给参考分支60的局部解码信号vy0"保持为低并且保持参考存储器单元32"与相应的全局位线mbl"断开(这种断开也在后续步骤中继续)。全局解码信号vyn和vyn"切换到高状态，以将全局位线mbl和mbl"连接到相应的内部节点45和45"。在读取分支31中，偏置信号vca切换到高状态，并且预充电信号vch切换到低状态，以导通输出连接晶体管44和充电晶体管46。在参考分支60中，偏置信号vca"保持在低状态，并且充电信号vch"保持在高状态，以保持输出连接晶体管44"和分支60的充电晶体管46"关断。此外，均衡信号atd和源使能信号en保持为低，以保持均衡晶体管65-67和电流源48关断。
在这种情况下，参考分支60与电路的其余部分去耦；读取分支31连接到电源电压vdd，从而引起寄生电容c1、cg和co的充电；因此，内部节点45、全局节点43和局部节点41都充电到大致相同的预设电压值vp＝vdd-vb，其中vb对应于偏置信号vca的高值。
要读取的存储器单元32关闭，因为相应字线(未示出)仍为低，如行电压vr所示。如上所述，参考存储器单元32"也关闭。
在均衡步骤中，读取分支31和参考分支60被均衡。为此，在时间t＝t1，预充电信号vch切换到高状态，以关断充电晶体管46并且将读取分支31与电源电压vdd断开。此外，均衡信号atd切换到高状态。其他信号保持在先前状态，并且行电压vr保持为低。
在这种情况下，均衡晶体管65-67导通并且将内部节点45、全局节点43和读取分支31的局部节点41连接到参考分支60的对应的节点45"、43"和41"。因此，读取分支31上和参考分支360上的这些节点变为近似相同的电压，该电压略低于预设电压值vp，这是由于参考分支60的局部位线lbl"保持始终与参考单元32"断开并且因此参考分支60的全局电容低于读取分支31的全局电容。
在特性漂移(放电/充电)步骤中，输出节点47(并且因此输出电容器53)与全局位线mbl去耦，并且内部节点45根据要读取的存储器单元32的状态进行放电或充电，并且提供漂移电流iadd。
为此，在时间t＝t2，偏置信号vca切换到低状态，以将输出节点47与读取分支31的其余部分隔离，并且均衡信号atd切换到低状态，以关断均衡晶体管65-67并且因此将读取分支31与参考分支60断开。因此，参考分支60保持在先前的电压电平，而读取分支31可以自由演变。
在短暂延迟之后，源使能信号en切换到高状态，以将电流源48导通；电流源48因此开始提供电流。
在该步骤中，连接到要读取的存储器单元32的字线开始上升，如图9中的行电压vr所示。因此，要读取的存储器单元32切换到读取条件，并且内部节点45上的电压变为由从要读取的存储器单元32汲取的电流与由源48提供的漂移电流iadd之间的比率表示的值。特别地：
如果从要读取的存储器单元32汲取的电流高于由源48提供的漂移电流iadd(处于设置状态的要读取的存储器单元32，对应于逻辑“1”的存储)，则与局部节点41和全局节点43相关联的寄生电容器51和52被放电，从而引起其上的电压以及因此内部节点45上的电压减少；
如果从要读取的存储器单元32汲取的电流低于由源48提供的漂移电流iadd(处于复位状态的要读取的存储器单元32，对应于逻辑“0”的存储)，则由源48提供的过电流对寄生电容51和52充电，并且全局节点43和内部节点45升高到更高的电压值；该行为对应于要读取的存储器单元32的等于iadd的量的向下特性漂移，如图5所示。
共享步骤使得内部节点45上的电压能够被放大并且提供给输出节点47，并且包括漂移电流iadd的去激活(断开)以及输出节点47与全局位线的重新耦合。
为此，在时刻t＝t3，提供给读取分支31的局部解码信号vy0切换到低状态，以将要读取的存储器单元32与相应的全局位线mbl断开，源使能信号en切换到低状态，以关闭电流源48，并且偏置信号vca再次切换到高状态，以导通输出连接晶体管44并且引起内部节点45到读取分支的输出节点47的连接。
在该步骤中，在全局寄生电容器52与输出电容器53之间共享电荷，其结果取决于全局寄生电容器52的充电状态，即，取决于要读取的存储器单元32处于设置状态还是复位状态。
特别地，共享类似于上述意大利专利申请10000024496中描述的局部寄生电容器(在其中由51表示)与全局寄生电容器(在其中由52表示)之间的共享，并且在那里在全局节点和局部节点上的电容值之间的比率的基础上详细描述。
在这方面，再次参考图7，回想一下，作为均衡的结果，在时刻t＝t3的输出节点47和47"处的输出电压vo和vo"彼此相等并且等于vref。
在共享步骤期间，参考分支60的输出节点47"处的输出电压vo"＝vref保持恒定，因为输出节点47"与电路的其余部分隔离(晶体管46"、67和44"关断)。
相反，读取分支31的输出节点47处的输出电压vo变化。
特别地，如果要读取的存储器单元32被设置(存储的状态：逻辑“1”)并且已经引起全局寄生电容器52的放电和内部节点45处的电压的减小，等于-δv45，则全局寄生电容器52与输出电容器53之间的电荷共享引起输出节点47上存在的输出电压vo的减小。
相反，如果要读取的存储器单元32被复位(状态存储：逻辑“0”)并且已经引起全局电容器52的充电和内部节点45处的电压的增加，等于δv45，则全局寄生电容器52与输出电容器53之间的电荷共享引起输出节点47处的输出电压vo的增加。
实际上，在共享步骤结束时并且如果ir是从要读取的存储器单元32汲取的电流，则vod＝vref是在特性漂移结束时输出节点47处的电压(等于均衡值)，vos是共享结束时输出节点47处的电压值，并且通过设置δvo＝vos-vod，得到：
如果ir<iadd→vos>vod，则vos>vref
如果ir>iadd→vos<vod，则vos<vref
以及
-δvo＝δv45*(cg/co)
其中cg和co分别是与全局位线mbl相关联的全局寄生电容器52的电容以及耦合到输出节点47的输出电容器53的电容，并且δv45是在特性漂移步骤中节点45上的电压变化。
现在描述评估步骤。在共享结束在时刻t4，偏置信号vca再次切换到低状态，以关断输出连接晶体管44并且引起内部节点45与读取分支31的输出节点47断开，从而冻结输出节点47处的电压。
因此，感测放大器50可以将输出节点47处的电压vo与参考电压vref进行比较以确定所读取的数据是逻辑“0”还是“1”。
实际上，在实际操作期间，存在部分地修改上述内容的效果，但是，这没有对操作原理产生任何影响。
实际上，为了使得要读取的存储器单元32的阈值电流(输出节点47和内部节点45上的电压值反转)等于由电流源48提供的电流iadd，内部节点45处的电压值以及因此所有全局位线mbl处的电压值也应当在特性漂移期间保持恒定，这显然不会由于要读取的存储器单元32的导通和电流源的打开而发生。实际上，在特性漂移步骤期间，由于其导通，内部节点45处的电压值漂移并且还引起局部寄生电容器51和全局寄生电容器52参与特性漂移步骤的动态。实际上，如果在特性漂移步骤期间内部节点45的电压相对于均衡值漂移几毫伏，由于该节点与几kω区域中的电阻相关联(由于各种组件的寄生电阻，包括局部解码和全局解码晶体管40、42)，可能出现毫安量级的电流变化，即与要评估的电流具有相同数量级的电流变化。然而，为了解决这个问题，在存储器装置30的校准期间，确定电流值iadd以便补偿这种影响是足够的，并且图3的分布d1、d2的有效位移将在高于理论值的存储器单元的电流下发生，以在任何情况下允许输出节点47在共享之前在特性漂移步骤结束时保持与参考节点47"相同的电压。
同样，在校准期间，可以补偿由于实际电路中的泄漏电流引起的进一步影响。
根据前述内容，本文中描述的存储器装置和读取方法的优点是很清楚的。
特别地，借助于所提出的解决方案，可以以简单的方式读取相变类型或某种其他类型的存储器单元，其中存储在存储器单元中的所有或至少一些状态与单元导电条件相关联，并且由于保留等而导致使用固定参考变得困难，从而导致特性随时间或其他原因而变化。
此外，所提出的解决方案有利地使得能够利用与要读取的存储器单元相关联的全局位线相邻的全局位线，因此具有类似的电特性，特别是寄生电容。
利用所描述的解决方案，除了电流源48之外，不必使用参考结构；特别是，没有设想使用参考存储器单元。
因此，与已知解决方案相比，存储器装置30的尺寸更小，并且电消耗也更低。
此外，存储器装置30具有更高的读取速度。
最后，清楚的是，在不脱离如所附权利要求中限定的本实用新型的范围的情况下，可以对本文中描述和示出的存储器装置和读取方法进行修改和变化。
例如，如上所述，本解决方案也可以应用于其他类型的非易失性存储器装置(嵌入式或独立型)，例如闪存、eprom或eeprom设备(单级或多级)，其中需要用于读取所存储的数据的当前比较。
此外，源使能信号en不是直接作用于电流源48，而是可以作用于将电流源48耦合到内部节点45或从内部节点45去耦的开关，而不会因此修改上述操作。
可以没有第一均衡晶体管65、。
尽管已经参考说明性实施例描述了本实用新型，但是该描述并不旨在以限制意义来解释。参考说明书，本领域技术人员将清楚说明性实施例的各种修改和组合以及本实用新型的其他实施例。因此，所附权利要求旨在涵盖任何这样的修改或实施例。
根据本实用新型的实施例，提供了一种相变非易失性存储器装置和对应的读取方法，如所附权利要求中限定的。
根据本实用新型的实施例，非易失性存储器装置具有与连接到要读取的存储器单元的位线相关联的电路分支。当读取存储器单元时，在预充电步骤中，对位线进行预充电。在特性漂移步骤中，存储器单元被激活，并且电流源被激活以向位线提供漂移电流，并且基于存储在存储器单元中的数据来引起该位线进行充电或放电。在检测步骤中，电流源被去激活，存储器单元被去耦，并且位线耦合到比较器级的输入，比较器级将位线上的电压与参考电压进行比较，以提供指示存储在存储器单元中的数据的输出信号。漂移电流被选择为以便当存储器单元处于第一编程状态时高于存储器单元的电流，而当存储器单元处于第二编程状态时小于存储器单元的电流。
技术特征：
1.一种非易失性存储器装置，其特征在于，包括：
存储器阵列，由被布置成行和列的多个存储器单元形成，其中存储数据的至少一个第一存储器单元被布置在第一列中并且可耦合到第一位线；
第一电路分支，与所述第一位线相关联并且具有：
第一节点，被耦合到所述第一位线；
输出节点；以及
开关部件，被配置为选择性地将所述第一节点耦合到所述第一存储器单元，并且将所述第一位线耦合到所述输出节点；
比较器级，具有被耦合到所述输出节点的第一输入、被耦合到参考电压的第二输入、以及提供指示存储在所述第一存储器单元中的数据的输出信号的输出；
电流源，可控制以向所述第一位线中注入漂移电流，所述漂移电流具有的值高于当所述第一存储器单元处于第一编程状态时在所述第一存储器单元中通过的电流、并且低于当所述第一存储器单元处于第二编程状态时在所述第一存储器单元中通过的电流；以及
控制单元，被配置为在所述第一存储器单元的读取期间控制所述开关部件以使得：
在预充电步骤中，当所述第一存储器单元被禁用时，所述第一位线以线预充电电压被预充电，并且所述电流源被去激活并且不提供所述漂移电流；
在特性漂移步骤中，当所述第一存储器单元被使能并且被连接到所述位线时，所述第一位线与所述输出节点去耦，并且所述电流源被激活并且向所述第一位线提供所述漂移电流，从而所述位线基于所存储的数据进行充电或放电；以及
在检测步骤中，所述电流源被去激活，并且所述开关部件将所述第一位线连接到所述输出节点。
2.根据权利要求1所述的装置，其特征在于，所述第一电路分支还包括：
第二节点；
第一连接开关，被配置为选择性地将所述第一节点耦合到所述第二节点；以及
第二连接开关，被配置为选择性地将所述第二节点耦合到所述输出节点，
其中在所述预充电步骤中，所述第一节点和所述第二节点以相应的预充电电压被预充电；在所述特性漂移步骤中，所述第二连接开关将所述第二节点与所述输出节点去耦；并且在所述检测步骤中，所述第二连接开关将所述第二节点连接到所述输出节点。
3.根据权利要求2所述的装置，其特征在于，还包括被耦合到所述第一节点的第一电容和被耦合到所述输出节点的第二电容；
其中所述控制单元被配置为使得在所述特性漂移步骤之后并且在所述检测步骤之前的共享步骤中，所述第一存储器单元与所述第一节点去耦，所述电流源被去激活，并且所述第二节点被耦合到所述输出节点以在所述第一电容与所述第二电容之间引起电荷共享。
4.根据权利要求2所述的装置，其特征在于，所述存储器阵列包括存储数据的第二存储器单元，所述第二存储器单元被布置在第二列中并且可耦合到不同于所述第一位线的第二位线，所述装置还包括：
第二电路分支，与所述第二位线相关联并且具有：被耦合到所述第二位线的第三节点；第四节点；以及被耦合到所述比较器级的所述第二输入的参考节点；第三连接开关，被布置在所述第三节点与所述第四节点之间；第四连接开关，被布置在所述第四节点与所述参考节点之间；以及
耦合级，包括第一耦合开关，所述第一耦合开关由所述控制单元可控制，以在所述预充电步骤之后并且在所述特性漂移步骤之前的均衡步骤中耦合所述输出节点和所述参考节点，并且在所述特性漂移步骤和所述检测步骤中将所述输出节点和所述参考节点去耦。
5.根据权利要求3所述的装置，其特征在于，所述存储器阵列包括存储数据的第二存储器单元，所述第二存储器单元被布置在第二列中并且可耦合到不同于所述第一位线的第二位线，所述装置还包括：
第二电路分支，与所述第二位线相关联并且具有：被耦合到所述第二位线的第三节点；第四节点；以及被耦合到所述比较器级的所述第二输入的参考节点；第三连接开关，被布置在所述第三节点与所述第四节点之间；第四连接开关，被布置在所述第四节点与所述参考节点之间；以及
耦合级，包括第一耦合开关，所述第一耦合开关由所述控制单元可控制，以在所述预充电步骤之后并且在所述特性漂移步骤之前的均衡步骤中耦合所述输出节点和所述参考节点，并且在所述特性漂移步骤和所述检测步骤中将所述输出节点和所述参考节点去耦；
所述耦合级还包括第二耦合开关，所述第二耦合开关由所述控制单元可控制，以在所述均衡步骤期间耦合所述第一电路分支和所述第二电路分支的所述第二节点和所述第四节点，并且在所述特性漂移步骤和所述共享步骤期间去耦所述第二节点和所述第四节点。
6.根据权利要求5所述的装置，其特征在于，所述耦合级还包括第三耦合开关，所述第三耦合开关由所述控制单元可控制，以在所述均衡步骤期间耦合所述第一电路分支和所述第二电路分支的所述第一节点和所述第三节点，并且在所述特性漂移步骤和所述共享步骤期间将所述第一节点和所述第三节点去耦。
7.根据权利要求5所述的装置，其特征在于，所述第一位线包括第一全局位线和第一局部位线；并且所述第一电路分支还包括第五连接晶体管，所述第五连接晶体管具有被耦合到所述第一局部位线的第一端子、被耦合到所述第一全局位线的第二端子、以及从所述控制单元接收第一局部解码信号的控制端子，其中所述第五连接晶体管由所述控制单元可控制以便在所述预充电步骤、所述均衡步骤和所述特性漂移步骤中将所述第一局部位线耦合到所述第一全局位线，并且在所述共享步骤中将所述第一局部位线与所述第一全局位线去耦。
8.根据权利要求5所述的装置，其特征在于，所述第二位线包括第二全局位线和第二局部位线；并且所述第二电路分支还包括第六连接晶体管，所述第六连接晶体管具有被耦合到所述第二局部位线的第一端子、被耦合到所述第二全局位线的第二端子、以及从所述控制单元接收第二局部解码信号的控制端子，其中所述第六连接晶体管由所述控制单元可控制以便在所述第一存储器单元的读取期间保持所述第二存储器单元关闭；
其中所述第一位线包括第一全局位线和第一局部位线；并且所述第一电路分支还包括第五连接晶体管，所述第五连接晶体管具有被耦合到所述第一局部位线的第一端子、被耦合到所述第一全局位线的第二端子、以及从所述控制单元接收第一局部解码信号的控制端子，其中所述第五连接晶体管由所述控制单元可控制以便在所述预充电步骤、所述均衡步骤和所述特性漂移步骤中将所述第一局部位线耦合到所述第一全局位线，并且在所述共享步骤中将所述第一局部位线与所述第一全局位线去耦。
9.根据权利要求8所述的装置，其特征在于，所述第一全局位线和第二全局位线是相邻的。
10.根据权利要求1所述的装置，其特征在于，所述存储器单元是相变存储器单元。
11.根据权利要求2所述的装置，其特征在于，所述电流源选择性地被耦合到所述第二节点。
12.一种非易失性存储器装置，其特征在于，包括：
存储器阵列，由被布置成行和列的多个存储器单元形成，其中存储数据的至少一个第一存储器单元被布置在第一列中并且可耦合到第一位线；
第一电路分支，与所述第一位线相关联并且具有：
第一节点，被耦合到所述第一位线；
输出节点；以及
开关，被配置为选择性地将所述第一节点耦合到所述第一存储器单元并且将所述第一位线耦合到所述输出节点；
比较器级，具有被耦合到所述输出节点的第一输入、被耦合到参考电压的第二输入、以及提供指示存储在所述第一存储器单元中的数据的输出信号的输出；
电流源，可控制以向所述第一位线中注入漂移电流，所述漂移电流具有的值高于当所述第一存储器单元处于第一编程状态时在所述第一存储器单元中通过的电流、并且低于当所述第一存储器单元处于第二编程状态时在所述第一存储器单元中通过的电流；以及
控制单元，被配置为控制所述开关。
13.根据权利要求12所述的装置，其特征在于，所述控制单元被配置为提供预充电操作模式、特性漂移操作模式和检测操作模式。
技术总结
本实用新型的实施例涉及非易失性存储器装置。一种非易失性存储器装置具有与连接到存储器单元的位线相关联的电路分支。当读取存储器单元时，在预充电步骤中，对位线进行预充电。在特性漂移步骤中，存储器单元被激活，并且电流源被激活以向第一位线提供漂移电流，并且基于存储在存储器单元中的数据来引起位线进行充电或放电。在检测步骤中，电流源被去激活，存储器单元被去耦，并且位线耦合到比较器级的输入，该比较器级将位线上的电压与参考电压进行比较，以提供指示存储在存储器单元中的数据的输出信号。
技术研发人员：G·卡姆帕尔多;R·安农齐亚塔;P·祖里亚尼
受保护的技术使用者：意法半导体股份有限公司
技术研发日：.04.29
技术公布日：.02.04
