嵌入芯片上的具有非易失性的MRAM(磁性随机存取存储器)能够获得能量和计算的效率，具有超过高密度SRAM(静态随机存取存储器)的存储器密度。然而，引起STT-MRAM(自旋力矩转移磁性随机存取存储器)与高级CMOS(例如，14nm和更小的CMOS工艺技术节点)集成，遭受了在对位元编程(即写操作)期间高电压和高电流密度的问题。
例如，与高级CMOS工艺技术集成的STT-MRAM展示出了由MRAM设备的固有的高电阻在写操作期间从反并行到并行状态引起的不足的驱动电流。与高级CMOS工艺技术集成的STT-MRAM还展示出了由于不足的驱动电流，在基于MTJ的MRAM中较高的写错误率和/或低速切换(例如，超过20ns)。与高级CMOS工艺技术集成的STT-MRAM还展示出了可靠性问题，这是由于在写驱动电路附近的位的过度驱动。随着CMOS工艺缩放为更小的金属间距(例如，金属-0间距)，上述问题和其它问题预计会增加。
附图说明
根据下面给出的具体实施方式并且根据本公开的不同实施例的附图将更充分地理解本公开的实施例，然而，它们不应当用作将本公开限制为具体实施例，而仅是用于说明和理解。
图1A-B示出了MRAM(磁性随机存取存储器)阵列的列，其在更接近驱动端的位元上产生高应力并且对远离驱动端的位元上产生较高的写错误率。
图2示出了根据本公开的一个实施例的存储器阵列的列，所述存储器阵列具有电阻式存储器单元并且具有嵌入式写驱动器。
图3A示出了根据本公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有电阻式存储器单元并且具有在备用位线(BL)和常规BL和/或源极线(SL)上嵌入式的写驱动器。
图3B示出了根据本公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有电阻式存储器单元并且具有在备用BL和常规BL和/或SL上的不同设计的写驱动器。
图4A示出了根据本公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有在常规BL和/或SL上嵌入式的写驱动器。
图4B示出了根据公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有电阻式存储器单元并且具有在常规BL和/或SL上不同设计的写驱动器。
图5示出了具有标准化的数据的图，其示出了使用所讨论的实施例用于列中的所有存储器单元的改进的写电流。
图6示出了根据本公开的一个实施例的具有基于嵌入式MTJ(磁性隧道结)的写驱动器的布局的横截面。
图7是根据本公开的一个实施例的具有存储器阵列的智能设备或计算机系统或SoC(片上系统)，所述存储器阵列具有BL和SL上的写驱动器。
具体实施方式
图1A-B示出了MRAM(磁性随机存取存储器)阵列的列，所述MRAM阵列在更接近驱动端的位上产生高应力并且对远离驱动端的位产生较高的写错误率。图1A示出了MRAM阵列的列100，所述MRAM阵列具有写驱动器，用于驱动基于多个MTJ(磁性隧道结)的位元(即，单元[0]到单元[N])的位线(BL)信号路径，其中“N”是大于1的整数。每一个位元包括MTJ器件，它的自由铁磁层(即，具有双向箭头的层)耦合到BL、固定铁磁层(即，具有单向箭头的层)耦合到晶体管(例如，n型晶体管(也称为选择晶体管))并且所述晶体管的栅极端子耦合到字线(WL)。
例如，单元[0]将MTJ0器件与n型晶体管MN0串联耦合，使得MN0的漏极端子耦合到固定铁磁层，MN0的源极端子耦合到选择线或源线(SL)信号路径，并且栅极端子耦合到字线WL[0]。同样，单元[N]将MTJN器件与n型晶体管MNN串联耦合，使得MNN的漏极端子耦合到固定铁磁层，MNN的源极端子耦合到SL信号路径，并且栅极端子耦合到字线WL[N]。
每一个位元的读和写电流路径是相同的，从而导致许多设计权衡。例如，在读操作期间，所需的MTJ器件的电阻比在写操作期间更高。然而，具有相同的电流路径用于使读出和写电流通过受到了阻碍，所述阻碍源于读和写操作具有不同的电阻。为了将逻辑高写到位元，SL相对于BL而提高，并且为了将逻辑低写到位元，SL相对于BL而降低。为了从位元读，SL被设置为逻辑低，而使用微弱电流(例如，写电流的1/8)来感测MTJ器件电阻。在相同的列中所有位元共享相同的BL和SL。在图1A中，选择WL[0]，并且其他位元的WL被设置为逻辑低，即，地。所产生的电流路径由虚线箭头路径所示，其在单元[0]上产生高应力。
位元可以具有对MTJ器件的较大的写电流(例如，大于100μA)和较大的电压(例如，大于0.7V)的需要。位元可以在基于MTJ的MRAM中具有较高的写错误率和/或低速切换(例如，超过20ns)。位元还可能具有可靠性问题，这是由于MTJ中的隧道电流。例如，MTJ器件中的绝缘层是势垒(例如，1KΩ到10KΩ)，其抵抗大电流的流通，并且更低的电流流动导致更高的写错误。
图1B示出了MRAM阵列的列120，其中最后的单元[N]由WL[N]来选择。在这个示例中，WL[N]是逻辑高而其他位元的WL是逻辑低。为了避免单元[N]上的写错误，写驱动器必须驱动大电流，用于补偿由BL和SL信号路径二者上的寄生电阻引起的IR(电流*电阻)压降。电流路径由粗虚线示出。在这个示例中，高电流用于降低远离驱动侧的位元的写错误。然而，靠近驱动侧的位元由于使用高电流降低了写错误而遭受了高应力。
随着CMOS工艺节点缩小，以及需要更高的存储器密度，在工艺中使用更多的更低的金属层来形成MRAM。更低的金属层提供了比更高的金属层更小的间距，并且因此允许更紧凑的MRAM。然而，更低的金属层具有较高的IR(即，电流乘以电阻)压降。更高的IR压降引起较高的写错误率和/或低驱动电流的低速切换。为了改善写错误率并且加快切换过程，可以使用大驱动电流，但这样的电流可能导致可靠性问题，这是由于在写驱动电路附近的位元的过度驱动。
实施例允许提高基于MTJ器件的位元的驱动电流，而不会导致基于MTJ器件的位元的高应力，同时降低了写错误率。上述技术效果是非限制性的技术效果。其他技术效果可以来自所述实施例。
在下面的描述中，对许多细节进行了讨论，以提供对本公开的实施例的更详尽的解释。然而，对于本领域的技术人员而言显而易见的是，本公开的实施例可以在没有这些具体细节的情况下实现。在其他实例中，公知的结构和器件以框图的形式示出，而不是详细地说明，以避免使本公开的实施例难以理解。
注意在实施例的相对应的附图中，信号用线来表示。一些线可以更粗，用于指示更主要的组成信号路径，和/或在一端或多端具有箭头，用于指示初始信息流动方向。这样的指示并不是要限制。相反，连同一个或多个示例性实施例使用所述线，以有助于更容易地理解电路或逻辑单元。由设计需要或偏好所指示的任何所表示的信号，实际上可以包括一个或多个信号，所述一个或多个信号可以在任一方向移动，并且可以被实施为任何适当类型的信号方案。
在整个说明书以及权利要求书中，术语“连接”是指连接的物体之间的直接电连接，没有任何中间设备。术语“耦合”是指连接的物体之间的直接电连接或通过一个或多个无源或有源的中间设备的间接连接。术语“电路”是指被布置用于彼此相互协作以提供所需功能的一个或多个无源和/或有源部件。术语“信号”是指至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“所述”的含义包括复数引用。“中”的含义包括“中”和“上”。
术语“缩放”，一般是指将设计(示意性的和布局)从一种工艺技术转换到另一种更高级的工艺技术。术语“缩放”通常也指将相同的技术节点内的布局和器件小型化。术语“缩放”还可以指相对于其他的参数(例如，电源电平)，对信号频率的调节(例如，减慢)。术语“基本上”、“接近”、“近似地”、“接近”和“大约”一般是指在目标值的+/-20％以内。
除非另有说明，序数形容词“第一”、“第二”和“第三”等的使用，用于描述共同的对象，仅仅指示被提及的类似对象的不同实例，并且不是要暗示如此描述的对象必须处于给定的序列，无论是时间、空间、排序上的，或以任何其他方式。
出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子和体端子。晶体管还包括三栅极晶体管和鳍式场效应晶体管、全包围栅圆柱体晶体管或实施晶体管功能(例如，碳纳米管和自旋电子器件)的其他器件。源极端子和漏极端子可以是相同的端子并且在本文中可以互换使用。本领域中的技术人员将认识到，在不偏离本公开的范围的情况下可以使用其他晶体管，例如，双极结型晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”指示n型晶体管(例如，NMOS、NPN BJT等)，而术语“MP”指示p型晶体管(例如，PMOS、PNP BJT等)。
图2示出了根据本公开的一个实施例的存储器阵列的列200，所述存储器阵列具有电阻式存储器单元并且具有嵌入式写驱动器。在一个实施例中，列200包括写驱动器201、多个存储器位元(例如，位元-0到位元-N，其中“N”是整数，“i”是比“N”小的整数)、分布在列200中的本地写驱动器(例如，202-1到202-M，其中“M”是整数)以及端部驱动器203。
在一个实施例中，写驱动器201包括用于驱动BL的第一驱动器和用于驱动SL的第二驱动器。在一个实施例中，所述第一驱动器包括耦合到BL的p型晶体管，使得其漏极端子耦合到BL，其源极端子耦合到电源(Vcc)，并且其栅极端子是由写控制信号可控制的。在一个实施例中，写控制信号是写“0”有效的低控制信号。在一个实施例中，第二驱动器包括耦合到SL的p型晶体管，使得其漏极端子耦合到SL，其源极端子耦合到电源(Vcc)，并且其栅极端子是由写控制信号可控制的。在一个实施例中，写控制信号是写“1”有效的低控制信号。在其他实施例中，可以使用其他类型的写驱动器，其通过用于写零(即，逻辑低)或1(即，逻辑高)的适当的写控制信号可控制的。
在一个实施例中，电阻式存储器单元包括电阻元件，所述电阻元件是下列之一：MTJ器件；相变存储器(PCM)装置；电阻式RAM(ReRAM)；导电桥RAM(CBRAM)。为了避免使实施例难以理解，本公开将参考MTJ作为电阻元件来进行描述。然而，实施例可以用于任何类型的电阻元件。在一个实施例中，存储器单元的每一个位元都包括与选择晶体管MN串联耦合的MTJ器件，使得MTJ器件的自由磁性层耦合到BL，并且MTJ的固定磁性层耦合到MN的源极端子/漏极端子。在本实施例中，MN的漏极端子/源极端子耦合到SL，而MN的栅极端子耦合到WL。在列200的实施例中，在列中示出了“N+1”个位元，并且示出了位元-i中的一个，其结构具有MTJi器件和MNi晶体管，其中“i”是“0”到“N”之间的整数。
在一个实施例中，本地写驱动器(即，本地写驱动器202-1和202-M)均匀地分布在整个列200中。在一个实施例中，本地写驱动器(即，本地写驱动器202-1和202-M)中的每一个都包括SL驱动器。在一个实施例中，本地写驱动器(即，本地写驱动器202-1和202-M)中的每一个都包括BL驱动器。在一个实施例中，本地写驱动器(即，本地写驱动器202-1和202-M)中的每一个都包括BL驱动器和SL驱动器二者。在一个实施例中，BL和SL驱动器可操作地用于通过写使能(WREN)信号而使能。在一个实施例中，本地写驱动器(即，本地写驱动器202-1和202-M)体现在列200中，而不破坏存储器单元阵列的布局，从而引起显著的面积节省。
在一个实施例中，端部驱动器203包括Vcc写驱动器，其位于列200的端部。在一个实施例中，Vcc写驱动器是自触发的，因为它们表现为保持器，用于减少BL和/或SL的串联电阻。
图3A示出了根据本公开的一个实施例的存储器阵列的列的电路300，所述存储器阵列具有在备用BL和常规BL和/或SL上嵌入式的写驱动器。指出的是，图3A中的所述元件具有与任何其他附图的元件相同的附图标记(或名称)，所述任何其他附图的元件能够以与所描述的类似的任何方式操作或起作用，但并不限于此。
电路300示出了存储器阵列中的电阻式存储器单元的列。这里，存储器单元由存储器单元-i(MTJ<i>耦合到MN<i>)、存储器单元-j(MTJ<j>耦合到MN<j>)、以及存储器单元-k(MTJ<k>耦合到MN<k>)所指示，其中“i”、“j”和“k”为整数，使得“k”大于“j”，并且“j”大于“i”。在一个实施例中，选择的晶体管中的每一个都是由相应的WL可控制的。例如，MN<i>是由WL<i>可控制的，MN<j>是由WL<j>可控制的，而MN<k>是由WL<k>可控制的。
在一个实施例中，电路300包括第一BL(即，普通BL)、专用BL(也称为辅助BL或第二BL)和SL。在一个实施例中，BL和SL中的每一个都是由写驱动器301中示出的相应的写驱动器驱动的。在一个实施例中，电阻式存储器单元中的每一个都耦合到所述第一BL和SL。例如，存储器单元的选择晶体管的源极端子/漏极端子耦合到SL，而MTJ器件的自由磁性层耦合到所述第一BL。
在一个实施例中，写驱动器301包括第一驱动器，所述第一驱动器具有耦合到所述第一BL的p型晶体管MPw1，使得它的漏极端子耦合到第一BL、它的源极端子耦合到电源(Vcc)、并且它的栅极端子是由写控制信号可控制的。在本实施例中，写控制信号是写“0”有效的低控制信号。
在一个实施例中，写驱动器301的第二驱动器包括耦合到SL的p型晶体管MPw2，使得它的漏极端子耦合到SL，它的源极端子耦合到电源(Vcc)，并且它的栅极端子是由写控制信号可控制的。在本实施例中，写控制信号是写“1”有效的低控制信号。
在一个实施例中，写驱动器301包括第三驱动器，所述第三驱动器具有耦合到第二BL(即，辅助BL)的p型晶体管MPw3，使得它的漏极端子耦合到所述第二BL，它的源极端子耦合到电源(Vcc)、并且它的栅极端子是由写控制信号可控制的。在本实施例中，写控制信号为有效的低控制信号(例如，写0 OR读信号)。在其他实施例中，可以使用其他类型的写驱动器，其是由用于写零(即，逻辑低)或一(即，逻辑高)的适当的写控制信号可控制的。在一个实施例中，第三驱动器具有弱强度，因为它可能不需要驱动写电流到MTJ。在一个实施例中，第三驱动器只用于施加选择信号。
在一个实施例中，电路300包括耦合到列的端部的端部驱动器203。在一个实施例中，端部驱动器203为Vcc写驱动器，其是自触发的，因为它们表现为保持器，用于减少第一BL和/或SL的串联电阻。在一个实施例中，端部驱动器203包括第一与非(NAND1)门、第一晶体管MPk1、第二与非(NAND2)门以及第二晶体管MPk2。
在一个实施例中，第一与非门具有耦合到写有效高电平控制信号的第一输入端和耦合到第一晶体管MPk1(即p型)的漏极端子的第二输入端。在一个实施例中，写有效高电平控制信号是有效高电平未分化的写控制信号。在本实施例中，差值“0”(和相应的差值“1”)来自选定的BL(和相应的选定的SL)。在一个实施例中，第一与非门的输出端耦合到第一晶体管MPk1的栅极端子。在一个实施例中，第一晶体管MPk1的源极端子耦合到电源(Vcc)。在一个实施例中，第一晶体管MPk1的漏极端子耦合到第一BL。
在一个实施例中，第二与非门具有耦合到写有效高电平控制信号的第一输入端和耦合到第二晶体管MPk2(即p型)的漏极端子的第二输入端。在一个实施例中，写有效高电平控制信号是有效高电平未分化的写控制信号。在本实施例中，差值“0”(和相应的差值“1”)来自选定的BL(和相应的选定的SL)。在一个实施例中，第二与非门的输出端耦合到第二晶体管MPk2的栅极端子。在一个实施例中，第二晶体管MPk2的源极端子耦合到电源(Vcc)。在一个实施例中，MPk2的漏极端子耦合到SL。
在一个实施例中，当BL(和相应的SL)被驱动为写“0”(相应地，写“1”)，那么NAND1(相应的NAND2)导通MPk1(相应的MPk2)。在这样的实施例中，后者的晶体管提高驱动到第一BL和SL的电流。在一个实施例中，端部驱动器203(也称为远端驱动器)表现为保持器。在一个实施例中，端部驱动器203可以通过近端驱动器触发以增强阵列远端处的写操作。在一个实施例中，当p型器件用作对存储器单元的访问器件时，那么BL和SL的极性与在各种实施例(其参照存储器单元的n型存取晶体管来描述)中所讨论的极性相反。在这样的实施例中，第一与非门和第二与非门可以被替换为第一或非门和第二或非门(未示出)。
在一个实施例中，SL驱动器(即，SL驱动器-i到SL驱动器-N)分布在整个存储器单元的列中。在一个实施例中，每一个SL驱动器包括耦合到n型晶体管的MTJ器件，使得MTJ器件的自由磁性层耦合到第二BL，并且MTJ器件的固定磁性层耦合到n型晶体管的栅极端子。
在一个实施例中，为了将逻辑高写到位元(例如，存储器单元-j)中，选择WL<j>，其导通MN<j>(即，选择MN<j>)，并且第一BL相对于SL而降低。因为写电流从固定磁性层(也称为固定层)流到自由磁性层，然后流到第一BL，所以选定的位元的MTJ器件(即，MTJ<j>)写高电阻状态。当两个磁体的磁性方向相对于彼此是不对齐的时，就实现了高电阻状态。
在本实施例中，写驱动器301的MPw1关断，并且写驱动器301的MPw2导通，这将Vcc耦合到SL。在一个实施例中，因为这些驱动器的n型晶体管由高SL导通，所以分布的本地BL写驱动器(例如，BL本地驱动器-i和BL本地驱动器-N)导通。在这样的实施例中，第一BL由本地BL写驱动器拉低。
对第一BL的整个长度的拉低(即，从写驱动器301端的列开始到阵列的远端结束)降低了耦合到第一BL的所有存储器单元的第一BL的电阻。所述第一BL的低电阻改善了将一写到存储器单元的过程。在本实施例中，当将逻辑高写到位元时，因为写驱动器301的第三p型晶体管MPw3关断，所以辅助BL(即，第二BL)是浮动或接地的。在本实施例中，通过以常规的和分布式的方式来驱动Vss到第一BL，增加了写裕度。在一个实施例中，端部驱动器203使得Vcc被驱动在SL上，其进一步加强了SL上的高电平。在本实施例中，NAND2的输出为逻辑低，这导通了MPk2，所述MPk2然后将Vcc耦合到SL。在此期间，由于第一BL为低，所以MPk1关断。
在一个实施例中，为了将逻辑低写到位元(例如，存储器单元-j)，选择WL<j>，其导通了MN<j>(即，选择MN<j>)，并且第一BL相对于SL被提高。因为写电流从自由磁性层流到固定磁性层(也称为固定层)，然后通过MN<j>进入到SL，所以所选定的位元的MTJ器件(即，MTJ<j>)写低电阻状态。当两个磁体的磁性方向相对于彼此是对齐的时，就实现了低电阻状态。在本实施例中，SL被设置于地电平。
在本实施例中，写驱动器301的MPw1和MPw3导通，并且写驱动器301的MPw2关断。在本实施例中，辅助BL和第一BL被拉高。在本实施例中，本地SL驱动器(例如，SL本地驱动器-i和SL本地驱动器-N)导通，这是因为本地SL驱动器的相应的MTJ器件的自由磁性层耦合到Vcc，这使耦合到所述MTJ器件的n型晶体管导通，从而使SL被拉低。在本实施例中，通过驱动Vcc到第一BL和第二BL并且在SL上驱动Vss，增加了写裕度。改善写裕度的一个原因是寄生串联电阻被降低。在一个实施例中，端部驱动器203使得Vcc被驱动在第一BL上，这进一步加强了第一BL上的高电平。在本实施例中，NAND1的输出是逻辑低，这导通了MPk1，然后这将Vcc耦合到第一BL。在此期间，MPk2关断。
为了从位元(例如，存储器单元-j)读，选择WL<j>，其导通MN<j>(即，选择了MN<j>)，SL被设置为逻辑低，并且第一BL和第二BL相对于SL被提高，并且使用弱电流(例如，写电流的1/8th)来感测MTJ器件的电阻。在本实施例中，写驱动器301的MPw3导通，这将高电平驱动到第二BL上。在本实施例中，写驱动器301的MPw2关断。在一个实施例中，高电平的第二BL导通了SL本地驱动器的n型晶体管，所述SL本地驱动器通过SL本地驱动器使SL耦合到地。在读操作期间通过在SL上驱动Vss，降低了SL的电阻，并且增加了读裕度。在一个实施例中，在读操作期间，端部驱动器203被禁用，以便不妨碍读操作。
在描述实施例时利用了以下内容：具有晶体管的电阻式存储器单元(例如，MN<i>)，所述晶体管的源极端子耦合到SL，并且栅极端子耦合到WL；以及电阻元件(例如，MTJ<i>)，其一端耦合到第一BL，而另一端耦合到晶体管的漏极端子，所述电阻元件可以耦合到二极管。例如，在一个实施例中，晶体管是连接的二极管，使得晶体管的漏极端子耦合到晶体管的栅极端子。在这样的实施例中，WL未连接到晶体管的栅极端子。在一个实施例中，晶体管被替换为二端子二极管(例如，寄生二极管或实际二极管)。在这样的实施例中，WL未连接到所述晶体管的二端子二极管。
图3B示出了根据本公开的一个实施例的存储器阵列的列的电路320，所述存储器阵列具有在备用BL和常规BL和/或SL上不同设计的写驱动器。需要指出，图3B中的所述元件具有与其他附图中的元件相同的附图标记(或名称)，所述其他附图中的元件可以以类似于所描述的任何方式操作或起作用，但并不限于此。
在本实施例中，描述了用于SL本地驱动器321和BL本地驱动器322的替代设计。在一个实施例中，SL本地驱动器321可以包括驱动器321a或驱动器321b。在一个实施例中，驱动器321a与参考图3A所讨论的SL驱动器相似。返回参考图3B，在一个实施例中，驱动器321a包括n型晶体管MN1和MTJ器件。在一个实施例中，MN1的漏极端子耦合到SL，并且MN1的源极端子耦合到地，并且MN1的栅极端子耦合到MTJ器件的固定层。在一个实施例中，MTJ器件的自由磁性层耦合到第二BL(也称为辅助BL)。在一个实施例中，321a的MN1可以被替换为p型器件(未示出)，所述p型器件具有耦合到SL的漏极端子，和耦合到电源的源极端子，以及耦合到MTJ的栅极端子。
在一个实施例中，驱动器321b包括第一n型晶体管MN1、第二n型晶体管MN2和MTJ器件。在一个实施例中，MN1的漏极端子耦合到SL，MN1的源极端子耦合到MN2的漏极端子，并且MN1的栅极端子耦合到MTJ器件的固定层。在一个实施例中，MTJ器件的自由磁性层耦合到第二BL(也称为辅助BL)。在一个实施例中，MN2的源极端子耦合到地，并且MN2的栅极端子耦合到写使能信号(WREN)。在本实施例中，SL驱动器321b仅在写期间(即，当WREN为逻辑高)时才使能。
在一个实施例中，BL本地驱动器322包括驱动器322a或驱动器322b。在一个实施例中，驱动器322a与参照图3A所讨论的BL驱动器相类似。返回参照图3B，在一个实施例中，驱动器322a包括n型晶体管MN1，所述n型晶体管MN1的源极端子耦合到地，漏极端子耦合到第一BL，并且栅极端子耦合到SL。在一个实施例中，驱动器322b包括第一n型晶体管MN1和与MN1串联耦合的第二n型晶体管MN2。在本实施例中，MN1的漏极端子耦合到第一BL，MN1的源极端子耦合到MN2的漏极端子，并且MN1的栅极端子耦合到SL。在一个实施例中，MN2的栅极端子耦合到WREN并且MN2的源极端子耦合到地。在本实施例中，BL驱动器322b仅在写期间(即，当WREN为逻辑高)时被使能。
在一个实施例中，322a的MN1可以替换为p型器件(未示出)，所述p型器件具有耦合到第一BL的漏极端子、耦合到电源的源极端子，以及耦合到SL的栅极端子。
图4A示出了根据本公开的一个实施例的存储器阵列的列的电路400，所述存储器阵列具有在常规BL和/或SL上嵌入式的写驱动器。需要指出，图4A中的那些元件具有与任何其他附图的元件相同的附图标记(或名称)，所述任何其他附图的元件可以以类似于所描述的任何方式来操作或起作用，但并不限于此。参照图3A来描述图4A。为了避免使这些实施例不清楚，仅讨论图4A和图3A之间的区别。
在本实施例中，移除辅助BL，并且SL驱动器的自由磁性层(SL本地驱动器-i到SL本地驱动器-N)耦合到BL。在本实施例中，写驱动器401不包括用于驱动辅助BL的MPw3。
在一个实施例中，为了将逻辑高写到位元(例如，存储器单元-j)，选择WL<j>，这导通了MN<j>(即，选择了MN<j>)，并且BL相对于SL被降低。因为写电流从固定磁性层(也称为固定层)流到自由磁性层，并且然后流到BL，所以选定的位元的MTJ器件(即，MTJ<j>)写高电阻状态。当两个磁体的磁性方向彼此是不对齐的时，达到了高电阻状态。
在本实施例中，写驱动器401的MPw1关断，而写驱动器401的MPw2导通，这将Vcc耦合到SL。在一个实施例中，所分布的本地BL写驱动器(例如，BL本地驱动器-i和BL本地驱动器-N)导通，因为这些驱动器的n型晶体管由高SL导通。在这样的实施例中，BL由本地BL写驱动器拉低。
对BL的整个长度(即，从写驱动器401端的列开始到阵列的远端结束)的拉低减小了用于耦合到BL的全部存储器单元的BL的电阻。所述BL的更低的电阻改善了将一写到存储器单元的过程。在一个实施例中，端部驱动器203使得Vcc在SL上驱动，这进一步加强了SL上的高电平。在本实施例中，NAND2的输出是逻辑低，这导通了MPk2，其然后将Vcc耦合到SL。在此期间，MPk1关断。在本实施例中，通过将Vss驱动至BL，增大了写裕度。
在一个实施例中，为了将逻辑低写到位元(例如，存储器单元-j)，选择WL<j>，这导通了MN<j>(即，选择MN<j>)，并且BL相对于SL被提高。因为写电流从自由磁性层流到固定磁性层(也称为固定层)，然后经过MN<j>流到SL，所以选定的位元的MTJ器件(即，MTJ<j>)写低电阻状态。当两个磁体的磁性方向是彼此对齐的时，实现低电阻状态。在本实施例中，SL被设置为地电平。
在本实施例中，写驱动器401的MPw1导通，写驱动器401的MPw2关断。在本实施例中，BL被拉高。在本实施例中，本地SL驱动器(例如，SL本地驱动器-i和SL本地驱动器-N)导通，这是因为本地SL驱动器的相应的MTJ器件的自由磁性层耦合到Vcc，这使n型晶体管耦合到MTJ器件以导通，从而使SL被拉低。在一个实施例中，端部驱动器203使得Vcc在BL上驱动，这进一步加强了BL上的高电平。在本实施例中，NAND1的输出是逻辑低，这导通了MPk1，其然后将Vcc耦合到BL。在此期间，MPk2关断。在本实施例中，通过将Vcc驱动到BL并且在SL上驱动Vss，增加了写裕度。
为了从位元(例如，存储器单元-j)读，选择WL<j>，这导通了MN<j>(即，选择了MN<j>)，SL被设置为逻辑低而BL相对于SL被升高，并且使用弱电流(例如，写电流的1/8)来感测MTJ器件电阻。在一个实施例中，BL升高到了Vread电压。通常，Vread没有高到(～100mV)足以可靠地导通SL本地驱动器。在一个实施例中，WREN选通信号用于读。在这样的实施例中，SL由本文未示出的其它单元接地。
在描述实施例时，利用了如下内容：具有晶体管(例如，MN<i>)的电阻式存储器单元，所述晶体管具有耦合到SL的源极端子，耦合到WL的栅极端子；以及电阻元件(例如，MTJ<i>)，其一端耦合到BL，而另一端耦合到晶体管的漏极端子，所述电阻元件可以耦合到二极管。例如，在一个实施例中，晶体管是连接的二极管，使得晶体管的漏极端子耦合到晶体管的栅极端子。在这样的实施例中，WL未连接到晶体管的栅极端子。在一个实施例中，晶体管被替换为二端子二极管(例如，寄生的或实际的二极管)。在这样的实施例中，WL未连接到晶体管的二端子二极管。
图4B示出了根据本公开的一个实施例的存储器阵列的列的电路420，所述存储器阵列具有在常规BL和/或SL上的不同设计的写驱动器。需要指出，图4B中的所述元件具有与任何其他附图的元件相同的附图标记(或名称)，所述任何其他附图的元件可以以与所描述的类似的任何方式来操作或起作用，但并不限于此。
在本实施例中，描述了用于SL本地驱动器421和BL本地驱动器422的替代设计。在一个实施例中，SL本地驱动器421可以包括驱动器421a或驱动器421b。在一个实施例中，驱动器421a类似于参照图4A所讨论的SL驱动器。返回参照图4B，在一个实施例中，驱动器421a包括n型晶体管MN1和MTJ器件。在一个实施例中，MN1的漏极端子耦合到SL，并且MN1的源极端子耦合到地，并且MN1的栅极端子耦合到MTJ器件的固定层。在一个实施例中，MTJ器件的自由磁性层耦合到BL。在一个实施例中，421a的MN1可以被替换为p型器件(未示出)，所述p型器件具有耦合到SL的漏极端子，耦合到电源的源极端子，以及耦合到MTJ的栅极端子。
在一个实施例中，驱动器421b包括第一n型晶体管MN1、第二n型晶体管MN2和MTJ器件。在一个实施例中，MN1的漏极端子耦合到SL，并且MN1的源极端子耦合到MN2的漏极端了，并且MN1的栅极端子耦合到MTJ器件的固定层。在一个实施例中，MTJ器件的自由磁性层耦合到BL。在一个实施例中，MN2的源极端子耦合到地，并且MN2的栅极端子耦合到写使能信号(WREN)。在本实施例中，SL驱动器421b仅在写期间(即，WREN为逻辑高)时被使能。
在一个实施例中，BL本地驱动器422包括驱动器422a或驱动器422b。在一个实施例中，驱动器422a类似于参照图4A所讨论的BL驱动器。返回参考图4B，在一个实施例中，驱动器422a包括n型晶体管MN1，所述n型晶体管MN1的源极端子耦合到地，漏极端子耦合到BL并且栅极端子耦合到SL。在一个实施例中，驱动器422b包括第一n型晶体管MN1和串联耦合于MN1的第二n型晶体管MN2。在本实施例中，MN1的漏极端子耦合到BL，MN1的源极端子耦合到MN2的漏极端子，并且MN1的栅极端子耦合到SL。在一个实施例中，MN2的栅极端子耦合到WREN并且MN2的源极端子耦合到地。在本实施例中，BL驱动器422b仅在写期间(即，WREN为逻辑高)时被使能。
在一个实施例中，422a的MN1可以被替换为p型器件(未示出)，所述p型器件具有耦合到BL的漏极端子和耦合到电源的源极端子，以及耦合到SL的栅极端子。
图5示出了具有标准化数据的图500，所述标准化数据示出了使用所讨论的实施例的用于列中的所有存储器单元的改进的写电流。需要指出，图5中的所述元件具有与任何其他附图的元件相同的附图标记(或名称)，所述任何其他附图的元件可以以类似于所描述的任何方式来操作起作用，但并不限于此。
这里，x轴是从位元0到511的存储器单元的列，并且y轴是写电流(标准化的)。图500包括数据的两个集合。数据的第一集合在上部，其示出了当SL接地时几乎恒定的写零电流。所述实施例使用沿存储器单元的列分布的SL本地驱动器允许SL接地(至Vss)。在底部的数据的第二集合示出了当BL接地时几乎恒定的写一电流。所述实施例使用沿存储器单元的列分布的BL本地驱动器允许BL接地(至Vss)。BL和SL串联电阻可以是不对称的。例如，SL的串联电阻可以大于BL的串联电阻。在一个这样的实施例中，增加了比它们的对应BL更多的SL本地驱动器，用于解决更高的SL串联电阻。在一个实施例中，其中BL具有比SL更高的串联电阻，可以增加比对应SL更多的BL本地驱动器，用于解决更高的BL串联电阻。
图6示出了根据本公开的一个实施例的具有基于嵌入式的MTJ(磁性隧道结)的写驱动器的布局的横截面600。需要指出，图6中的那些元件具有与任何其他附图的元件相同的附图标记(或名称)，所述任何其他附图的元件可以以与所描述的类似的任何方式来操作或起作用，但并不限于此。
横截面示出了处理层——衬底、多晶硅、和金属层，例如，金属零(M0)、金属1(M1)、金属2(M2)、金属3(M3)以及金属4(M4)。在本实施例中，SL在M0上而BL在M4上。M4是具有比M0更低的电阻率的更高的金属。在本实施例中，用于位元的MTJ和SL本地驱动器形成在M1和M3之间的区域。
在一个实施例中，SL本地驱动器嵌入在位元的阵列中而不存在存储器阵列的中断的情况，即BL和SL不被中断。在本实施例中，代替过孔的实际的MTJ用于将BL选择信号传送到SL本地写驱动器。这样的实施例的一个技术效果是，不需要中断MTJ的阵列，引起比传统的布局更加紧凑的布局。如果过孔被用于代替MTJ，则可以在相邻的位元之间形成过大的间隙，使整体布局扩大而非紧凑。
图7是根据本公开的一个实施例的具有存储器阵列的智能设备或计算机系统或SoC(片上系统)1600，所述存储器阵列具有在BL和/或SL信号路径上嵌入式的驱动器。需要指出，图7中的那些元件具有与任何其他附图的元件相同的附图标记(或名称)，所述任何其他附图的元件可以以与所描述的类似的任何方式来操作或起作用，但并不限于此。
图7示出了移动设备的实施例的框图，在所述移动设备中可以使用平面接口连接器。在一个实施例中，计算设备1600表示移动计算设备，诸如平板电脑、移动电话或智能电话、启用无线的电子阅读器、或其他无线移动设备。应当理解的是概括地示出了某些部件，并且在计算设备1600中并没有示出这样的设备的所有部件。
在一个实施例中，根据所讨论的实施例，计算设备1600包括第一处理器1610，其具有在BL和SL信号路径上嵌入式的驱动器。计算设备1600的其他块还可以包括具有在BL和SL信号路径上嵌入式的驱动器的存储器阵列，正如不同实施例中讨论的。本公开的不同实施例还可以包括在1670中的网络接口，诸如无线接口，使得系统的实施例可以并入到无线设备中，例如，蜂窝电话或个人数字助理。
在一个实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理设备，例如，微处理器、应用处理器、微控制器、可编程逻辑器件、或其他处理单元。在一个实施例中，处理器1690是可选的。由处理器1610执行的处理操作包括操作平台的执行或在其上执行应用程序和/或设备功能的操作系统。所述处理操作包括与人类用户或与其他设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、和/或与将计算设备1600连接到另一设备相关的操作。处理操作还可以包括与音频I/O和/或显示I/O相关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，其表示为与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)部件。音频功能可以包括扬声器和/或耳机输出，以及麦克风输入。用于这样的功能的设备可以集成到计算设备1600中，或连接到计算设备1600。在一个实施例中，通过提供由处理器1610接收和处理的音频命令，用户与计算设备1600进行交互。
显示子系统1630表示向用户提供视觉和/或触觉显示以与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动器)部件。显示子系统1630包括显示接口1632，所述显示接口1632包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离的用于执行与显示相关的至少一些处理的逻辑。在一个实施例中，显示子系统1630包括向用户提供输出和输入二者的触摸屏(或触摸板)设备。
I/O控制器1640表示与用户交互相关的硬件和软件部件。I/O控制器1640可操作地用于管理是音频子系统1620和/或显示子系统1630的一部分的硬件。此外，I/O控制器1640示出了用于连接到计算设备1600的附加设备的连接点，通过所述附加设备，用户可以与系统交互。例如，附连到计算设备1600的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或用于具体应用(例如，读卡器或其他设备)的其他I/O设备。
如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，输入通过麦克风或其它音频设备可以提供用于计算设备1600的一个或多个应用程序或功能的输入或命令。此外，代替或者除了显示输出之外，可以提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，则显示设备还会作为输入设备，它可以至少部分地由I/O控制器1640管理。还可以在计算设备1600上存在附加的按钮或开关，用于提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理如下设备：例如，加速器、照相机、光传感器或其他环境传感器、或者可以包括在计算设备1600中的其他硬件。输入可以是直接用户交互的一部分，以及向系统提供环境输入，以影响其操作(例如，用于噪声过滤、针对亮度检测来调整显示器、向照相机施加闪光灯、或其他特征)。
在一个实施例中，计算设备1600包括功率管理1650，所述功率管理1650管理电池电量使用、对电池的充电、以及与电量节省操作相关的特征。存储器子系统1660包括用于在计算设备1600中存储信息的存储器设备。存储器可以包括非易失性(如果存储器设备的电源中断，状态不改变)和/或易失性(如果存储设备的电源中断，状态是不确定的)存储器设备。存储器子系统1660可以存储应用程序数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备1600的应用程序和功能的执行相关的系统数据(无论长期的还是暂时的)。
还提供了实施例的元件作为机器可读介质(例如，存储器1660)，用于存储计算机可执行指令(例如，用于实现本文所讨论的任何其他处理的指令)。机器可读介质(例如，存储器1660)可以包括，但不限于，闪存存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或适合于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可以下载作为计算机程序(例如，BIOS)，其可以从远程计算机(例如服务器)通过数据信号的方式经由通信链路(例如，调制解调器或网络连接)传送到请求计算机(例如，客户端)。
连接1670包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动程序，协议栈)，用于使计算设备1600能够与外部设备进行通信。计算设备1600可以是独立的设备，例如，其他计算设备、无线接入点或基站，以及外围设备，例如，耳机、打印机、或其他设备。
连接1670可以包括多个不同类型的连接。概括而言，计算设备1600被示出具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常指的是由无线载波(例如，正如经由GSM(全球移动通信系统)或变型或衍生物、CDMA(码分多址)或变型或衍生物、TDM(时分复用)或变型或衍生物、或其它蜂窝服务标准所提供的)提供的蜂窝网络连接。无线连接(或无线接口)1674指的是：不是蜂窝的无线连接，并且可以包括个域网(例如，蓝牙，近场等)、局域网(例如，Wi-Fi)、和/或广域网(例如，WiMax)、或其他无线通信。
外围连接1680包括硬件接口和连接器，以及软件部件(例如，驱动器、协议栈)，用于进行外围设备连接。应当理解，计算设备1600可以为到其他计算设备的外围设备(“至”1682)，以及具有连接到它的外围设备(“从”1684)二者。计算设备1600通常具有“扩展坞”连接器，出于诸如管理(例如，下载和/或上传、改变、同步)计算设备1600上的内容的目的而连接到其他计算设备。此外，扩展坞连接器可以允许计算设备1600连接到某些外围设备，所述外围设备允许计算设备1600控制内容输出到例如视听或其他系统。
除了专用的扩展坞连接器或其他专用的连接硬件，计算设备1600可以经由公共或基于标准的连接器进行外围设备连接1680。常见的类型可以包括通用串行总线(USB)连接器(其可以包括一些不同的硬件接口中的任何一个)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线、或其他类型。
在本说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用意味着结合所述实施例描述的特定的特征、结构、或特性包括在至少一些实施例中，但不一定是所有的实施例。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定全部指同一实施例。如果说明书陈述了“可以”、“可能”或“会”包括部件、特征、结构或特性，则所述特定的部件、特征、结构或特性不是必需被包括在内。如果说明书或权利要求书引用“一”或“一个”元件，则这并不意味着只存在所述元件中的一个。如果说明书或权利要求书提及“附加的”元件，则这并不排除存在多于一个的附加的元件。
此外，特定的特征、结构、功能或特性可以以任何合适的方式在一个或多个实施例中组合。例如，在与第一实施例和第二实施例相关联的特定的特征、结构、功能、或者特性不相互排斥的任何地方，第一实施例可以与第二实施例相组合。
虽然本发明已经结合了其具体实施例来进行描述，但是根据前面的描述这样的实施例的许多替换、修改和变型对本领域的技术人员而言将是显而易见的。例如，其他的存储器体系结构(例如，动态RAM(DRAM))可以使用所讨论的实施例。本公开的实施例是要包括落入所附的权利要求的范围之内的所有这样的替代、修改和变型。
此外，出于说明和讨论的方便起见，并且以免使本发明难以理解，公知的到集成电路(IC)芯片或其他部件的电源/地连接可以或可以不在当前的附图中示出。此外，可以以框图的形式示出布置，以免使本公开难以理解，并且也出于这一事实，关于这样的框图布置的实施的细节高度取决于要在其中实现本公开的平台(即，这样的细节在本领域技术人员的范围内应是适宜的)。其中阐述了具体细节(例如，电路)，以便描述本发明的示例实施例，对本领域技术人员而言显而易见的是，可以在具有或不具有这些具体细节的变型的情况下来实施本公开。所述描述因此是要被视为举例说明性的而不是限制性的。
下面的示例涉及进一步的实施例。示例中的细节可以用于一个或多个实施例中的任何地方。本文所描述的装置的所有可选特征还可以相对于方法或过程来实现。
例如，所提供的装置包括：源线；第一位线；电阻式存储器单元的列，在所述列中每一个电阻式存储器单元在一端耦合到源线而在另一端耦合到第一位线；以及平行于所述第一位线的第二位线，所述第二位线用于在电阻式存储器单元的位线上对读和写操作进行解耦合。在一个实施例中，所述装置还包括：耦合到第二位线的源线写驱动器，其中，源线写驱动器沿电阻式存储器单元的列分布。
在一个实施例中，源线写驱动器中的每一个都包括：耦合到源线和地或电源的晶体管；和电阻元件，其一端耦合到第二位线，并且另一端耦合到晶体管的栅极端子。在一个实施例中，源线写驱动器中的每一个都包括：耦合到源线和另一节点的第一晶体管；耦合到其他节点和地或电源的第二晶体管，所述第二晶体管是由写使能可控制的；以及电阻元件，其一端耦合到第二位线，并且另一端耦合到第一晶体管的栅极端子。
在一个实施例中，电阻元件是以下项中的至少一个：磁性隧道结(MTJ)设备；相变存储器(PCM)设备；电阻式随机存储器(ReRAM)；导电桥随机存储器(CBRAM)。在一个实施例中，晶体管是n型晶体管。在一个实施例中，所述装置还包括：耦合到第一位线的位线写驱动器，其中，所述位线写驱动器沿电阻式存储器单元的列分布。在一个实施例中，位线写驱动器中的每一个都包括耦合到第一位线和地或电源的晶体管，使得所述晶体管的栅极端子耦合到源线。在一个实施例中，位线写驱动器中的每一个都包括：耦合到位线和另一节点的第一晶体管，其中，所述第一晶体管的栅极端子耦合到源线；以及耦合到其他节点和地或电源的第二晶体管，其中，所述第二晶体管的栅极端子是由写使能可控制的。
在一个实施例中，电阻式存储器单元中的每一个包括：晶体管，其具有耦合到源线的源极端子，和耦合到字线或所述晶体管的漏极端子的栅极端子；以及电阻元件，其一端耦合到第一位线，并且另一端耦合到晶体管的漏极端子。在一个实施例中，电阻元件是以下中的至少一个：磁性隧道结(MTJ)设备；相变存储器(PCM)设备；电阻式随机存储器(ReRAM)；导电桥随机存储器(CBRAM)。在一个实施例中，晶体管是n型晶体管。
在一个实施例中，所述装置进一步包括：位于存储器单元的列的端部的写驱动器对，所述驱动器对耦合到第一位线和源线。在一个实施例中，所述写驱动器对包括：第一与非门，其具有耦合到写控制信号的第一输入端，和耦合到所述第一位线的第二输入端；以及第一晶体管，其具有耦合到电源节点的源极端子，耦合到第一位线和第一与非门的算二输入端的漏极端子，以及由第一与非门的输出端可控制的栅极端子。
在一个实施例中，所述写驱动器对是远端驱动器并且表现为保持器。在一个实施例中，所述写驱动器对可以由近端驱动器触发，以加强在阵列远端的写操作。在一个实施例中，当p型设备用作存储器单元的访问设备时，那么BL和SL的极性与在各种实施例(其是参照存储器单元的n型存取晶体管所描述的)中所讨论的极性是相反的。在这样的实施例中，第一与非门和第二与非门可以被替换为第一或非门和第二或非门。
在一个实施例中，写驱动器对进一步包括：第二与非门，其具有耦合到写控制信号的第一输入端，以及耦合到源线的第二输入端；以及第二晶体管，其具有耦合到电源节点的源极端子，耦合到源线和第二与非门的第二输入端的漏极端子和由第二与非门的输出端可控制的栅极端子。在一个实施例中，第一和第二晶体管是p型晶体管。
在另一个示例中，所提供的装置包括：源线；位线；电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在其一端耦合到源线并且在另一端耦合到位线；以及耦合到位线和源线的源线写驱动器，其中，所述源线写驱动器沿电阻式存储器单元的列分布。在一个实施例中，源线写驱动器中的每一个都包括：耦合到源线和地或电源的晶体管；和电阻元件，其一端耦合到所述位线，并且另一端耦合到晶体管的栅极端子。
在一个实施例中，源线写驱动器中的每一个都包括：耦合到源线和另
节点的第一晶体管；耦合到其他节点和地或电源的第二晶体管，所述第二晶体管是由写使能可控制的；以及电阻元件，其一端耦合到所述位线，并且另一端耦合到第一晶体管的栅极端子。在一个实施例中，所述装置进一步包括：耦合到位线的位线写驱动器，其中，所述位线写驱动器沿电阻式存储器单元的列分布。
在一个实施例中，位线写驱动器中的每一个都包括耦合到位线和地的晶体管，使得晶体管的栅极端子耦合到源线。在一个实施例中，位线写驱动器中的每一个都包括：耦合到位线和另一节点的第一晶体管，其中，所述第一晶体管的栅极端子耦合到源线；以及耦合到其他节点与地的第二晶体管，其中，所述第二晶体管的栅极端子是由写使能可控制的。
在一个实施例中，电阻式存储器单元中的每一个都包括：晶体管，其具有耦合到源线的源极端子，和耦合到字线的栅极端子；以及电阻元件，其一端耦合到第一位线，并且另一端耦合到晶体管的漏极端子。
在另一个示例中，提供的装置包括：源线；位线；电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在一端耦合到源线并且在另一端耦合到位线；以及耦合到位线和源线的位线写驱动器，其中，所述位线写驱动器沿电阻式存储器单元的列分布。在一个实施例中，位线写驱动器中的每一个都包括耦合到位线和地的晶体管，使得所述晶体管的栅极端子耦合到源线。
在一个实施例中，位线写驱动器中的每一个都包括：耦合到位线和另一节点的第一晶体管，其中，所述第一晶体管的栅极端子耦合到源线；以及第二晶体管，其耦合到其他节点和地或电源，其中，所述第二晶体管的栅极端子是由写使能可控制的。在一个实施例中，所述装置进一步包括：耦合到位线的源线写驱动器，其中，源线写驱动器沿电阻式存储器单元的列分布。
在一个实施例中，源线写驱动器中的每一个都包括：耦合到源线和地的晶体管；和电阻元件，其一端耦合到位线，并且另一端耦合到晶体管的栅极端子。在一个实施例中，其中，源线写驱动器中的每一个都包括：耦合到源线和另一节点的第一晶体管；耦合到其他节点与地的第二晶体管，所述第二晶体管是由写使能可控制的；以及电阻元件，其一端耦合到位线，并且另一端耦合到第一晶体管的栅极端子。
在另一个示例中，提供了一种系统，其包括：处理器；耦合到所述处理器的存储器，所述存储器是根据本文所讨论的装置的；以及无线接口，用于允许所述处理器与另一设备进行通信。
所提供的摘要将允许读者确定本技术公开的性质和要点。提交所述摘要，应当理解它不会用于限制权利要求的范围或含义。以下的权利要求由此被并入到具体实施方式中，每一个权利要求自身作为单独的实施例。
技术特征：
1.一种用于改善读操作和写操作的装置，所述装置包括：
源线；
第一位线；
电阻式存储器单元的列，所述列的每一个电阻式存储器单元在一端耦合到所述源线，并且在另一端耦合到所述第一位线；
平行于所述第一位线的第二位线，所述第二位线用于对在所述电阻式存储器单元的所述第一位线上的读操作和写操作进行解耦合；以及
耦合到所述第二位线的源线写驱动器，其中，所述源线写驱动器沿所述电阻式存储器单元的列分布，其中，所述源线写驱动器中的每一个包括：
耦合到所述源线和地或电源的晶体管；以及
电阻元件，其一端耦合到所述第二位线，并且另一端耦合到所述晶体管的栅极端子，
其中，采用磁隧道结(MTJ)设备将位线选择信号传送到所述源线写驱动器。
2.根据权利要求1所述的装置，其中，所述源线写驱动器中的每一个包括：
耦合到其他节点和地或电源的第二晶体管，所述第二晶体管是能够由写使能控制的。
3.根据权利要求1所述的装置，其中，所述电阻元件是以下中的至少一个：
磁隧道结(MTJ)设备；
相变存储器(PCM)设备；或
电阻随机存取存储器(ReRAM)；导电桥接随机存取存储器(CBRAM)。
4.根据权利要求1所述的装置，其中，所述晶体管是n型晶体管。
5.根据权利要求1所述的装置，进一步包括：
耦合到所述第一位线的位线写驱动器，其中，所述位线写驱动器沿所述电阻式存储器单元的列分布。
6.根据权利要求5所述的装置，其中，所述位线写驱动器中的每一个包括耦合到所述第一位线和地或电源的晶体管，使得所述晶体管的栅极端子耦合到所述源线。
7.根据权利要求5所述的装置，其中，所述位线写驱动器中的每一个包括：
耦合到所述位线和另一节点的第一晶体管，其中，所述第一晶体管的栅极端子耦合到所述源线；以及
耦合到其他节点和地或电源的第二晶体管，其中，所述第二晶体管的栅极端子是能够由写使能控制的。
8.根据权利要求1所述的装置，其中，所述电阻式存储器单元中的每一个包括：
晶体管，其源极端子耦合到所述源线，并且栅极端子耦合到字线或所述晶体管的漏极端子；以及
电阻元件，其一端耦合到所述第一位线，并且另一端耦合到所述晶体管的漏极端子。
9.根据权利要求8所述的装置，其中，所述电阻元件是以下中的至少一个：
磁隧道结(MTJ)设备；
相变存储器(PCM)设备；或
电阻随机存取存储器(ReRAM)；导电桥接随机存取存储器(CBRAM)。
10.根据权利要求8所述的装置，其中，所述晶体管是n型晶体管。
11.根据权利要求1所述的装置，进一步包括：
在存储器单元的列的端部的写驱动器对，驱动器对耦合到所述第一位线和所述源线。
12.根据权利要求11所述的装置，其中，所述写驱动器对包括：
第一与非门，其具有耦合到写控制信号的第一输入端，以及耦合到所述第一位线的第二输入端；以及
第一晶体管，其源极端子耦合到电源节点，漏极端子耦合到所述第一位线和所述第一与非门的第二输入端，并且栅极端子是能够由第一与非门的输出端控制的。
13.根据权利要求12所述的装置，其中，所述写驱动器对进一步包括：
第二与非门，其具有耦合到所述写控制信号的第一输入端，以及耦合到所述源线的第二输入端；以及
第二晶体管，其源极端子耦合到所述电源节点，漏极端子耦合到所述源线和所述第二与非门的第二输入端，并且栅极端子是能够由所述第二与非门的输出端控制的。
14.根据权利要求13所述的装置，其中，所述第一晶体管和所述第二晶体管是n型晶体管。
15.一种用于改善读操作和写操作的装置，所述装置包括：
源线；
位线；
电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在一端耦合到所述源线，并且在另一端耦合到所述位线；以及
耦合到所述位线和所述源线的源线写驱动器，其中，所述源线写驱动器沿所述电阻式存储器单元的列分布，其中，所述源线写驱动器中的每一个包括：
耦合到所述源线和地或电源的晶体管；以及
电阻元件，其一端耦合到所述位线，并且另一端耦合到所述晶体管的栅极端子，
其中，采用磁隧道结(MTJ)设备将位线选择信号传送到所述源线写驱动器。
16.根据权利要求15所述的装置，其中，所述源线写驱动器中的每一个包括：
耦合到其他节点和地或电源的第二晶体管，所述第二晶体管是能够由写使能控制的。
17.根据权利要求15所述的装置，进一步包括：
耦合到所述位线的位线写驱动器，其中，所述位线写驱动器沿所述电阻式存储器单元的列分布。
18.根据权利要求17所述的装置，其中，所述位线写驱动器中的每一个包括耦合到所述位线和地或电源的晶体管，使得所述晶体管的栅极端子耦合到所述源线。
19.根据权利要求17所述的装置，其中，所述位线写驱动器中的每一个包括：
耦合到所述位线和另一节点的第一晶体管，其中，所述第一晶体管的栅极端子耦合到所述源线；以及
耦合到其他节点和地或电源的第二晶体管，其中，所述第二晶体管的栅极端子是能够由写使能控制的。
20.根据权利要求15所述的装置，其中，所述电阻式存储器单元中的每一个包括：
晶体管，其源极端子耦合到所述源线，并且栅极端子耦合到字线；以及
电阻元件，其一端耦合到所述位线，并且另一端耦合到所述晶体管的漏极端子。
21.一种用于改善读操作和写操作的装置，所述装置包括：
源线；
位线；
电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在一端耦合到所述源线并且在另一端耦合到所述位线；
耦合到所述位线和所述源线的位线写驱动器，其中，所述位线写驱动器沿所述电阻式存储器单元的列分布，其中，所述位线写驱动器中的每一个包括耦合到所述位线和地或电源的晶体管，使得所述晶体管的栅极端子耦合到所述源线；以及
耦合到所述位线的源线写驱动器，其中，所述源线写驱动器沿所述电阻式存储器单元的列分布，
其中，采用磁隧道结(MTJ)设备将位线选择信号传送到所述源线写驱动器。
22.根据权利要求21所述的装置，其中，所述位线写驱动器中的每一个包括：
耦合到所述位线和另一节点的第一晶体管，其中，所述第一晶体管的栅极端子耦合到所述源线；以及
耦合到其他节点和地或电源的第二晶体管，其中，所述第二晶体管的栅极端子是能够由写使能控制的。
23.根据权利要求21所述的装置，其中，所述源线写驱动器中的每一个包括：
耦合到所述源线和地或电源的晶体管；以及
电阻元件，其一端耦合到所述位线，并且另一端耦合到所述晶体管的栅极端子。
24.根据权利要求21所述的装置，其中，所述源线写驱动器中的每一个包括：
耦合到所述源线和另一节点的第一晶体管；
耦合到其他节点和地或电源的第二晶体管，所述第二晶体管是能够由写使能控制的；以及
电阻元件，其一端耦合到所述位线，并且另一端耦合到所述第一晶体管的栅极端子。
25.一种系统，包括：
处理器；
耦合到所述处理器的存储器，所述存储器是根据装置权利要求1至14中的任何一项的；以及
无线接口，用于允许所述处理器与其他设备进行通信。
26.一种系统，包括：
处理器；
耦合到所述处理器的存储器，所述存储器是根据装置权利要求15至20中的任何一项的；以及
无线接口，用于允许所述处理器与其他设备进行通信。
27.一种系统，包括：
处理器；
耦合到所述处理器的存储器，所述存储器是根据装置权利要求21至24中的任何一项的；以及
无线接口，用于允许所述处理器与其他设备进行通信。
技术总结
描述的是用于改善读裕度和写裕度的装置。所述装置包括：源线；第一位线；电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在一端耦合到源线，并且在另一端耦合到第一位线；和第二位线，其平行于所述第一位线，所述第二位线在电阻式存储器单元的位线上对读和写操作进行解耦合。还描述了一种装置，其包括：源线；位线；电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在一端耦合到源线并且在另一端耦合到位线；以及耦合到所述位线和所述源线的源线写驱动器，其中，所述源线写驱动器沿电阻式存储器单元的列分布。
技术研发人员：C·德雷;B·C·林;F·哈姆扎奥卢;L·魏;王奕
受保护的技术使用者：英特尔公司
技术研发日：.09.26
技术公布日：.02.19
