本申请要求于9月20日向韩国知识产权局提交的申请号为10--0121315的韩国专利申请的权益，其公开通过引用以整体并入本文。
背景技术：
：：本公开涉及一种存储器器件，更具体地，涉及执行自适应验证操作的非易失性存储器器件。半导体存储器器件是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体来实施的存储器器件。半导体存储器器件可以被分类为易失性存储器器件和非易失性存储器器件。非易失性存储器器件是当存储器器件没有电源供应时存储的数据不被擦除的存储器器件。非易失性存储器器件包括ROM、PROM、EPROM、EEPROM、快闪存储器器件、PRAM、MRAM、RRAM、FRAM等。快闪存储器器件可以被分类为NOR型和NAND型。技术实现要素：本公开提供了通过自适应地执行验证操作来改善保留质量的一种非易失性存储器器件及其操作方法。根据本公开的一个方面，提供了一种非易失性存储器器件的操作方法。该方法包括将编程电压施加到所选择的字线并对连接到所选择的字线的所选择的存储器单元进行编程，读取连接到所选择的字线的相邻字线的相邻存储器单元，以及通过调整所选择的存储器单元与通过位线连接到所选择的存储器单元的感测节点之间的电荷共享来验证所选择的存储器单元。根据本公开的另一方面，提供了一种非易失性存储器器件的操作方法。该方法包括将编程电压施加到所选择的字线并对连接到所选择的字线的所选择的存储器单元进行编程，通过使用第一参考电压读取连接到在所选择的字线的正上方或在所选择的字线的正下方的相邻字线的相邻存储器单元，以及通过基于读取相邻存储器单元的结果来改变感测时间来验证所选择的存储器单元。感测时间是位线感测信号被施加来控制感测节点的电荷共享的时间。根据本公开的另一方面，提供了一种非易失性存储器器件。非易失性存储器器件包括存储器单元阵列和控制逻辑。存储器单元阵列包括连接到多个位线的多个存储器单元。控制逻辑通过读取对所选择的存储器单元进行寻址的所选择的字线的相邻字线并且调整所选择的存储器单元与通过位线连接到所选择的存储器单元的感测节点之间的电荷共享来对所选择的存储器单元执行验证。根据本公开的另一方面，提供了一种由非易失性存储器器件执行的方法。所述方法包括：(1)对由所选择的字线寻址的所选择的存储器单元进行编程，(2)读取由与所选择的字线相邻的相邻字线寻址的相邻存储器单元，以确定相邻存储器单元的编程状态，(3)基于编程状态确定是施加第一验证操作还是与第一验证操作不同的第二验证操作作为所选择的验证操作，以及(4)将所选择的验证操作施加到所选择的存储器单元用于确定所选择的存储器单元是否被编程为预定编程状态。附图说明从结合附图的以下详细描述中本公开的实施例将被更清楚地理解，其中：图1是示出根据本公开的实施例的非易失性存储器系统的框图；图2是示出根据本公开的实施例的非易失性存储器器件的框图；图3是示出根据本公开的实施例的非易失性存储器器件的操作方法的流程图；图4是示出根据本公开的实施例的被包括在存储器单元阵列中的存储器块的电路图；图5是示出根据本公开的实施例的被包括在存储器单元阵列中的存储器块的另一示例的电路图；图6是示出图5的存储器块的透视图；图7是示出根据本公开的实施例的验证管理器的框图；图8A和图8B是示出根据本公开的实施例的编程状态确定器的操作的示例性图；图9A和图9B是示出根据本公开的实施例的编程状态确定器的操作的示例性图；图10是示出根据本公开的实施例的非易失性存储器器件的操作方法的流程图；图11A和图11B是示出根据本公开的实施例的编程状态确定器的操作的示例性图；图12是示意性地示出非易失性存储器器件的部分的电路图；图13A和图13B是示出根据本公开的实施例的连接到所选择的字线的存储器单元的分散程度的图；图14A和图14B是示出根据本公开的实施例的验证操作的时序图；图15A和图15B是示出根据本公开的实施例的验证操作的时序图；以及图16是根据本公开的实施例的其中非易失性存储器器件被应用于固态驱动器(Solid-StateDrive，SSD)系统的示例的框图。具体实施方式图1是示出根据本公开的实施例的非易失性存储器系统的框图。参考图1，非易失性存储器系统1可以被提供为诸如工作站、上网本、个人数字助理(PersonalDigitalAssistant，PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PortableMultimediaPlayer，PMP)、便携式游戏机、导航器、黑匣子、数码相机、数字多媒体广播(DigitalMultimediaBroadcasting，DMB)播放器、数字音频记录器、数字音频播放器、数字图片播放器、数字录像机、数字视频播放器的计算系统中的一个计算系统。非易失性存储器系统1可以包括存储器控制器20和非易失性存储器器件10。在实施例中，主机(HOST)、存储器控制器20和非易失性存储器器件10中的每一个可以被提供为芯片、封装、模块等。另外，可以通过使用层叠封装(PackageOnPackage，POP)、球栅阵列(BallGridArray，BGA)、芯片级封装(ChipScalePackage，CSP)、塑料引线芯片载体(PlasticLeadedChipCarrier、PLCC)、塑料双列直插式封装(PlasticDualIn-LinePackage、PDIP)、叠片包装裸芯、晶圆形裸芯、板上芯片(ChipOnBoard、COB)、陶瓷双列直插式封装(CeramicDualIn-LinePackage、CERDIP)、塑料公制四方扁平封装(PlasticMetricQuadFlatPack、MQFP)、薄型四方扁平封装(ThinQuadFlatPack、TQFP)、小外形(SmallOutline、SOIC)、收缩小外形封装(ShrinkSmallOutlinePackage、SSOP)、薄小外形(ThinSmallOutline、TSOP)、薄四方扁平封装(ThinQuadFlatpack、TQFP)、系统级封装(SystemInPackage、SIP)、多芯片封装(Multi-ChipPackage、MCP)、晶圆级制造封装(Wafer-LevelFabricatedPackage、WFP)和晶圆级堆叠封装(Wafer-LevelProcessedStackPackage、WSP)以安装的方式来提供存储器控制器20和非易失性存储器器件10。存储器控制器20可以响应于从主机HOST接收的编程请求或读取请求来控制非易失性存储器器件10。例如，存储器控制器20可以响应于从主机HOST接收的编程请求，将编程命令CMD和地址ADDR传送到非易失性存储器器件10。从存储器控制器20传送到非易失性存储器器件10的地址ADDR可以是非易失性存储器器件10的物理地址。存储器控制器20可以与非易失性存储器器件10交换数据DATA。非易失性存储器器件10可以响应于从存储器控制器20接收的信号执行诸如编程、读取和擦除的操作。当非易失性存储器10对存储器单元执行编程时，可以根据递增步进脉冲编程(IncrementalStepPulseProgramming，ISPP)方法将编程电压和验证电压提供给字线WL中的每一个。在使用ISPP方法的编程操作中，可以在一个相同的编程循环中施加编程脉冲和验证脉冲。从多个编程循环选择的存储器单元可以被编程为处于目标状态中。下文中，编程操作可以指示非易失性存储器器件10将编程电压施加到了从编程循环选择的存储器单元，并且验证操作可以指示非易失性存储器器件10将验证电压施加到了从编程循环选择的存储器单元。另外，“对字线的编程操作”或“对字线的读取操作”可以指示“对连接到字线的存储器单元的编程操作”或“对连接到字线的存储器单元的读取操作。”非易失性存储器器件10可以包括存储器单元阵列110和控制逻辑120，并且控制逻辑120可以包括验证管理器121。存储器单元阵列110可以包括多个存储器单元。多个存储器单元例如可以是快闪存储器单元。下文中，将以多个存储器单元是NAND快闪存储器单元的情况作为示例来描述实施例。然而，本公开不限于此，并且在其他实施例中，多个存储器单元可以是诸如电阻RAM(ResistiveRAM，RRAM)、相变RAM(PhaseChangeRAM，PRAM)或磁RAM(MagneticRAM，MRAM)的电阻单元。存储器单元阵列110可以是三维(Three-Dimension，3D)存储器单元阵列。在3D存储器单元阵列中，各自包括布置在硅衬底上的有源区域和形成在衬底上或衬底中作为关于对存储器单元的操作的电路的电路的存储器单元阵列以单片方式形成在至少一个物理级上。术语“单片”指示被包括在阵列中的层的每个层被直接堆叠在较低级层的每个层上。3D存储器单元阵列包括在垂直方向上布置的NAND串，使得至少一个存储器单元可以被布置在另一个存储器单元的上方。至少一个存储器可以包括电荷俘获层。然而，实施例不限于此，并且在其他实施例中，存储器单元阵列可以是二维(Two-Dimension，2D)单元阵列。作为关于包括多个级和在级之间共享的字线和/或位线的3D存储器单元阵列的适当配置的详细描述，美国专利公开No.7,679,133、No.8,553,466、No.8,654,587、No.8,599,235和美国公开专利申请No./0233648通过引用被并入本文。另外，美国公开专利申请No.-0334232和美国专利公开No.8,488,381通过引用被并入本文。在实施例中，被包括在存储器单元阵列110中的存储器单元中的每个存储器单元可以是存储大于2位的数据的多级单元(Multi-LevelCell，MLC)。例如，存储器单元可以是每个存储2位数据的MLC。在另一个实施例中，存储器单元可以是每个存储3位数据的三级单元(TripleLevelCell，TLC)。然而，本公开不限于此，并且在其他实施例中，被包括在存储器单元阵列110中的一些存储器单元可以是每个存储1位数据的单级单元(单级单元，SLC)，并且其他存储器单元可以是MLC。存储器单元阵列110可以连接到多个字线和多个位线，并且可以通过使用多个字线和多个位线对要被编程的所选择的存储器单元执行编程。下文中，连接到要被编程的所选择的存储器单元的字线被称为所选择的字线，并且与所选择的字线相邻的字线(例如，直接位于所选择的字线下方或所选择的字线上的字线)被称为相邻字线。控制逻辑120通常可以基于从存储器控制器20接收的编程命令CMD和地址ADDR来控制非易失性存储器器件10的各种操作。例如，控制逻辑120可以输出用于在存储器单元阵列110上编程数据或从存储器单元阵列110读取数据的各种控制信号。另外，控制逻辑120可以将用于对所选择的字线执行编程操作和验证操作的控制信号输出到被包括在非易失性存储器器件10中的各种功能块。根据本公开，控制逻辑120可以在对所选择的字线的验证操作之前读取相邻字线，并将相邻字线的读取的结果提供给验证管理器121。在一个实施例中，读取的结果可以包括相邻字线的编程状态。在另一个实施例中，控制逻辑120可以通过使用参考电压来读取连接到相邻字线的存储器单元，并且取决于存储器单元的状态，读取存储器单元的结果可以包括‘0’或‘1’。在被包括在存储器单元阵列110中的存储器单元是MLC的实施例中，相邻字线可以被编程为以阈值电压增加的顺序的擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个。当相邻字线被编程为处于阈值电压相对低的状态(例如，擦除状态E或第一编程状态P1)时，与阈值电压相对高的状态(例如，第二编程状态P2或第三编程状态P3)相比，在连接到所选择的字线SelWL的存储器单元的阈值电压与连接到相邻字线的存储器单元的阈值电压之间可能存在较大的间隙。因此，关于连接到所选择的字线的存储器单元的电荷损失可能增加。本公开的非易失性存储器器件10可以通过读取相邻字线并基于读取的结果将验证条件控制为不同来改善连接到所选择的字线的存储器单元的保留。下文中，阈值电压被编程为相对低的状态(例如，擦除状态E或第一编程状态P1)被称为低电平编程状态，并且阈值电压被编程为相对高的状态(例如，第二编程状态P2或第三编程状态P3)被称为高电平编程状态。上面提到的示例仅仅是各种示例中的一个示例，并且可以理解，可以不同地设置用于定义低电平编程状态和高电平编程状态的标准。验证管理器121可以基于读取相邻字线的结果来控制验证条件。当相邻字线处于低电平编程状态时，验证管理器121可以在对所选择的字线的验证操作中控制感测节点的电荷共享。因此，连接到所选择的字线的存储器单元的分散可以在较高电压的方向上移动。其细节将在图13中描述。在一个实施例中，验证管理器121可以基于读取相邻字线的结果，控制作为验证条件中的一个验证条件的感测节点的感测时间。在另一个实施例中，验证管理器121可以基于读取相邻字线的结果，控制作为验证条件中的一个验证条件的验证电压电平。其细节将在图14和图15中描述。在说明书中描述了当存储器单元是MLC时非易失性存储器器件10的操作。然而，它是仅仅是各种实施例中的一个，并且可以理解的是，实施例可以在存储器单元是SLC、TLC、或四级单元(QuadrupleLevelCell，QLC)时被类似地应用。图2是示出根据本公开的实施例的非易失性存储器器件10的框图。关于与图1的那些部件重叠的部件的描述可以被省略。参考图2，非易失性存储器器件10可以包括存储器单元阵列110、控制逻辑120、行解码器130和页缓冲器140。另外，控制逻辑120可以包括验证管理器121。在附图中，说明性地，非易失性存储器器件10是快闪存储器器件。然而，可以理解的是，本公开不限于被应用于快闪存储器器件，还可以被应用于所有类型的非易失性存储器器件(例如，ROM、PROM、EEPROM、快闪存储器器件、PRAM、MRAM、RRAM、FRAM等)。存储器单元阵列110可以由字线WL0至WLn-1、串选择线SSL和接地选择线GSL连接到行解码器130。存储器单元阵列110可以由位线BL0至BLm-1连接到页缓冲器140。存储器单元阵列110可以包括多个NAND单元串。NAND单元串中的每个NAND单元串可以通过将在图4中描述的串选择晶体管SST连接到位线BL0至BLm-1中的对应的一个位线。存储器单元阵列110可以包括各自包括多个存储器块的平面，并且多个存储器块中的每一个可以包括多个页。多个页中的每一个页可以包括多个存储器单元(例如，MC0至MCm-1)。将参考图4至图6更详细地描述存储器单元阵列110。取决于操作模式，页缓冲器140可以作为写入驱动器或感测放大器来操作。在写入操作中，页缓冲器140可以传送与要被写入存储器单元阵列110中的位线BL0至BLm-1上的数据相对应的位线电压。在读取操作中，页缓冲器140可以通过连接到感测节点的位线来检测在位线感测信号的控制下选择的存储器单元中存储的数据。页缓冲器140可以锁存检测到的数据并将数据输出到外部。控制逻辑120可以输出各种控制信号以控制页缓冲器140和行译码器130来响应于编程命令CMD执行编程操作。根据本公开，控制逻辑120可以向页缓冲器140和行解码器130输出各种控制信号，以便在执行验证操作之前读取相邻字线，并且验证管理器121可以接收读取操作的结果。通过使用图1中描述的方法，验证管理器121可以基于读取操作的结果确定是否改变验证条件，并且在实施例中，控制逻辑120可以响应于验证管理器121确定改变验证条件而通过改变关于页缓冲器140的感测时间来控制验证条件。在另一个实施例中，控制逻辑120可以响应于验证管理器121确定改变验证条件而通过改变关于行解码器130和与其连接的电压生成器(未示出)的验证电压电平来控制验证条件。行解码器130可以响应于地址ADDR来选择被包括在存储器单元阵列110中的存储器块中的一个存储器块。行解码器130可以从存储器块的字线选择所选择的字线。行解码器130可以将字线电压(例如，编程电压、验证电压、通过电压)从所选择的存储器块的电压生成器(未示出)传输到所选择的存储器块的字线。图3是示出根据本公开的实施例的非易失性存储器器件的操作方法的流程图。参考图1和图3，非易失性存储器器件10可以从存储器控制器20接收编程命令CMD(S10)。非易失性存储器器件10可以读取相邻字线(S20)。非易失性存储器器件10可以执行与编程命令CMD相对应的编程操作，并且在实施例中，非易失性存储器器件10可以在执行编程操作之前读取相邻字线。在另一个实施例中，非易失性存储器器件10可以在执行编程操作之后读取相邻字线。非易失性存储器器件10可以基于读取操作的结果来确定是否改变验证条件(S30)。在实施例中，当连接到相邻字线的存储器单元处于具有比预定第一参考编程状态的电压电平低的电压电平的编程状态时，非易失性存储器器件10可以改变验证条件，并且当连接到字线的存储器单元不处于具有比预定第一参考编程状态的电压电平低的电压电平的编程状态时，非易失性存储器器件10可以不改变验证条件。在使用MLC的示例中，第一参考编程状态可以包括擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的任何一个。在实施例中，非易失性存储器器件10可以通过使用第一电压来读取相邻字线。另外，当连接到相邻字线的存储器单元的阈值电压等于或低于第一电压时，非易失性存储器器件10可以改变验证条件，并且当连接到相邻字线的存储器单元的阈值电压不等于或不低于第一电压时，非易失性存储器器件10可以不改变验证条件。在实施例中，当连接到所选择的字线的存储器单元的编程状态与连接到相邻字线的存储器单元的编程状态之间的间隙等于或大于参考值时，非易失性存储器器件10可以改变验证条件，并且当间隙不等于或不大于参考值时，非易失性存储器器件10可以不改变验证条件。非易失性存储器器件10可以根据所确定的验证条件来验证所选择的字线(S40)。在实施例中，非易失性存储器器件10可以基于读取操作的结果来控制感测节点的感测时间。在实施例中，非易失性存储器器件10可以基于读取的结果来控制验证电压电平。图4是示出根据本公开的实施例的被包括在存储器单元阵列中的存储器块中的一个存储器块的电路图。参考图4，存储器单元阵列(例如，图2中的110)可以是被包括在水平NAND快闪存储器中的存储器单元阵列，并且可以包括多个存储器块BLK。存储器块BLK中的每一个可以包括通过在位线BL0至BLm-1中的每一个位线的方向上串联连接多个存储器单元MC而制成的m(m是等于或大于2的整数)个单元串STR。例如，图4中示出了其中单元串STR中的每一个包括n(n是等于或大于2的整数)个存储器单元的实施例。在具有与图4相同的结构的NAND快闪存储器器件上以块为单位执行擦除操作，并且以与WL1至WLn的每条字线相对应的页为单位执行编程操作。图4示出了关于n条字线WL1至WLn的n个页被提供在一个块中的实施例。非易失性存储器10可以操作连接到将在编程操作和验证操作中被编程的存储器单元的所选择的字线。在实施例中，当对第三存储器单元MC3执行编程操作时，第三字线WL3可以是所选择的字线。在实施例中，第二字线WL2可以是相邻字线。每个单元串STR可以包括由字线WL1至WLn控制的存储器单元MC1至MCn、由串选择线SSL控制的串选择晶体管SST和由接地选择线GSL控制的接地选择晶体管GST的串联连接。所有单元串STR可以通过接地选择晶体管GST连接到公共源极线CSL。图1和图2的非易失性存储器器件10可以包括具有与上述存储器单元阵列110相同的结构和操作的多个存储器单元阵列。图5是示出根据本公开的实施例的被包括在存储器单元阵列中的存储器块的另一示例的电路图。参考图5，存储器单元阵列(例如，图2中的110)可以是垂直NAND快闪存储器的存储器单元阵列，并且可以包括多个存储器块。存储器块BLK中的每一个可以包括多个NAND单元串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个接地选择线GSL1至GSL3、多个单元串选择线SSL1至SSL3和公共源极线CSL。在这种情况中，NAND单元串的数量、字线的数量、位线的数量、接地选择线的数量和单元串选择线的数量可以根据实施例而不同地改变。在第一位线BL1和公共源极线CSL之间提供NAND单元串NS11、NS21和NS31，在第二位线BL2和公共源极线CSL之间提供NAND单元串NS12、NS22和NS32，在第三位线BL3和公共源极线CSL之间提供NAND单元串NS13、NS23和NS33。NAND单元串中的每一个(例如，NS11)可以包括串联连接的单元串选择晶体管SST、多个存储器单元M1至M8和接地选择晶体管GST。连接到一个相同的位线的单元串被包括在一个相同的列中。例如，连接到第一位线BL1的单元串NS11、NS21和NS31可以与第一列相对应，连接到第二位线BL2的单元串NS12、NS22和NS32可以与第二列相对应，连接到第三位线BL3的单元串NS13、NS23和NS33可以与第三列相对应。连接到一个相同的单元串选择线SSL的单元串被包括在一个相同的行中。例如，连接到第一单元串选择线SSL1的单元串NS11、NS12和NS13可以与第一行相对应，连接到第二单元串线SSL2的单元串NS21、NS22和NS23可以与第二行相对应，并且连接到第三单元串线SSL3的单元串NS31、NS32和NS33可以与第三行相对应。单元串选择晶体管SST连接到对应的单元串选择线SSL1至SSL3。多个存储器单元MC1至MC8分别连接至对应的字线WL1至WL8。接地选择晶体管GST连接到对应的接地选择线GSL1至GSL3。单元串选择晶体管SST连接到对应的位线BL1至BL3，并且接地选择晶体管GST连接到公共源极线CSL。具有相同高度的字线(例如，WL1)彼此连接，单元串选择线SSL1至SSL3彼此分离，并且接地选择线GSL1至GSL3彼此分离。例如，当连接到第一字线WL1并被包括在单元串NS11、NS12和NS13中的存储器单元被编程时，选择第一字线WL1和第一单元串选择线SSL。接地选择线GSL1至GSL3可以彼此连接。图6是示出图5中的存储器块BLK0的透视图。参考图6，被包括在存储器单元阵列(例如，图2中的110)中的存储器块中的每一个存储器块被形成为垂直于衬底SUB。虽然存储器块BLK0被图示为包括图6中的两个选择线GSL和SSL、八个字线WL1至WL8以及三个位线BL1至BL3，但是存储器块BLK0实际上可以包括更多或更少的组件。衬底SUB是第一导电类型(例如，p型)，并且在衬底SUB上提供沿第一方向(例如，Y方向)延伸(更多这样的)并且掺杂有第二导电类型(例如，n型)杂质的公共源极线CSL。在两条公共源极线CSL之间的衬底SUB的区域上，在第三方向(例如，Z方向)上顺序地提供沿第一方向伸长的多个绝缘层IL，并且多个绝缘层IL在第三方向上以预定间隔分离。多个绝缘层IL例如可以包括诸如氧化硅的绝缘材料。在两条公共源极线CSL之间的衬底SUB的区域上提供在第一方向上顺序地布置并且在第三方向上贯穿多个绝缘层IL的多个柱P。例如，多个柱P可以贯穿通过多个绝缘层IL并接触衬底SUB。更具体地，每个柱P的表面层S可以包括第一类型的硅材料并且用作沟道区域。柱P中的每一个柱中的内层I可以包括诸如氧化硅的绝缘材料或气隙(airgap)。沿着两个相邻公共源极线CSL的区域中的绝缘层IL、柱P和衬底SUB的暴露表面提供电荷存储层CS。电荷存储层CS中每一个可以包括栅极绝缘层(其也可以被称为“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)结构。另外，在两个相邻公共源极线CSL的区域中的电荷存储层CS的暴露表面上提供诸如选择线GSL、SSL和字线WL1至WL8的栅极电极GE。在多个柱P上分别提供漏极或漏极触点DR。例如，漏极或漏极触点DR可以包括掺杂有第二导电类型的杂质的硅材料。在漏极或漏极触点DR上提供在第二方向(例如，X方向)上延伸并且在第一方向上以预定间隔分离地布置的位线BL1至BL3。图7是示出根据本公开的实施例的验证管理器121的框图。参考图1和图7，验证管理器121可以包括编程状态确定器122和验证条件调整器123。编程状态确定器122可以接收关于相邻字线的读取的结果Rd_Adj并且确定相邻字线的编程状态Rd_Adj。另外，编程状态确定器122可以基于所确定的编程状态来确定是否调整验证条件。在实施例中，编程状态确定器122可以将相邻字线的编程状态确定为擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个，并且当相邻字线的编程状态等于或低于预定第一参考编程状态时，编程状态确定器122可以将‘1’作为调整信号AS的输出到验证条件调整器123，并且当相邻字线的编程状态的电压不等于或不低于预定第一参考编程状态的电压时，编程状态确定器122可以将‘0’作为调整信号AS的输出到检验条件调整器123。在实施例中，编程状态确定器122可以根据参考电压将相邻字线的编程状态确定为‘ON’(或‘1’)或者‘OFF’(或‘0’)中的一个，并且当相邻字线的编程状态为‘ON’时，编程状态确定器122可以将‘1’作为调整信号AS输出到验证条件调整器123，并且当相邻字线的编程状态为‘OFF’时，编程状态确定器122可以将‘0’作为调整信号AS输出到验证条件调整器123。在实施例中，编程状态确定器122还可以从控制逻辑120接收所选择的字线的编程状态。编程状态确定器122可以将相邻字线和所选择的字线的编程状态确定为擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个，并且当所选择的字线的编程状态与相邻字线的编程状态之间的间隙等于或高于参考值时，编程状态确定器122可以将‘1’作为调整信号AS输出到验证条件调整器123，并且当所选择的字线的编程状态与相邻字线的编程状态之间的间隙不等于或不高于参考值时，编程状态确定器122可以将‘0’作为调整信号AS输出到验证条件调整器123。验证条件调整器123可以响应于从编程状态确定器122接收的调整信号AS，通过将验证条件改变信号VC输出到控制逻辑120来改变验证条件。在实施例中，验证条件调节器123可以输出验证条件改变信号VC以改变感测时间。在实施例中，验证条件调节器123可以输出验证条件改变信号VC以改变验证电压电平。图8A和图8B是示出根据本公开的实施例的编程状态确定器122的操作的示例。更具体地，图8A和图8B示出了其中编程状态确定器122通过比较相邻字线AdjWL的编程状态和预定第一编程状态来确定是否调整验证条件的示例。另外，在图8A和8B中所示的示例中，第一参考编程状态可以是第一编程状态P1。关于图7和图8A，所选择的字线SelWL的编程状态可以是第三编程状态P3，并且相邻字线AdjWL的编程状态可以是擦除状态E。编程状态确定器122可以接收作为关于相邻字线AdjWL的读取的结果Rd_Adj的擦除状态E(或与擦除状态E相对应的二进制数，例如‘11’)，并且可以比较擦除状态E和第一编程状态P1，即，第一参考编程状态。由于擦除状态E中的阈值电压低于第一编程状态P1中的阈值电压，因此编程状态确定器122可以输出‘1’作为调整信号AS。参考图7和图8B，所选择的字线SelWL的编程状态可以是第三编程状态P3，并且相邻字线AdjWL的编程状态可以是第二编程状态P2。编程状态确定器122可以接收作为关于相邻字线AdjWL的读取的结果Rd_Adj的第二编程状态P2(或与第二编程状态P2相对应的二进制数，例如‘00’)，并比较第二编程状态P2和第一编程状态P1，即，第一参考编程状态。由于第二编程状态P2中的阈值电压高于第一编程P1中的阈值电压，因此编程状态确定器122可以输出‘0’作为调整信号AS。下文将描述其中参考值是“两步”(或与其相对应的自然数，例如‘2’)的示例。在图8A的示例中，编程状态确定器122可以接收作为关于相邻字线AdjWL的读取的结果Rd_Adj的擦除状态E(或与其相对应的二进制数，例如‘11’)，并且可以将作为选择的字线SelWL的编程状态的第三编程状态P3和作为相邻字线AdjWL的编程状态的擦除状态E之间的差值确定为“三步”(或与其相对应的自然数‘3’)。由于差值“三步”等于或大于参考数字“两步”，因此编程状态确定器122可以输出‘1’作为调整信号AS。在图8B的示例中，编程状态确定器122可以接收作为关于相邻字线AdjWL的读取的结果Rd_Adj的第二编程状态P2(或与其相对应的二进制数，例如‘00’)，并且可以将作为所选择的字线SelWL的编程状态的第三编程状态P3和作为相邻字线AdjWL的编程状态的第二编程状态P2之间的差值确定为“一步”(或与其相对应的自然数‘1’)。由于差值“一步”不等于或不高于参考值“两步”，因此编程状态确定器122可以输出‘0’作为调整信号AS。图9A和图9B是示出根据本公开实施例的编程状态确定器122的操作的示例。更具体地，图9A和图9B示出了其中编程状态确定器122基于读取的结果Rd_Adj通过使用参考电压来确定是否调整验证条件的示例。参考图7和图9A，所选择的字线SelWL的编程状态可以是第三编程状态P3，并且关于相邻字线AdjWL的读取的结果Rd_Adj可以是‘ON’。编程状态确定器122可以接收作为关于相邻字线AdjWL的读取的结果Rd_Adj的‘ON’(或与其相对应的二进制数，例如，‘1’)，并且可以相应地输出‘1’作为调整信号AS。参考图7和图9B，所选择的字线SelWL的编程状态可以是第三编程状态P3，并且通过使用参考电压的、关于相邻字线AdjWL的读取的结果Rd_Adj可以是‘OFF’。编程状态确定器122可以接收作为关于相邻字线AdjWL的读取的结果Rd_Adj的‘OFF’(或与其相对应的二进制数，例如，‘0’)，并且可以相应地输出‘0’作为调整信号AS。图10是示出根据本公开的实施例的非易失性存储器器件10的操作的流程图。与图3的那些描述重叠的描述将被省略。参考图1和图10，非易失性存储器器件10可以从存储器控制器20接收编程命令CMD(S11)。非易失性存储器器件10可以检查所选择的字线的编程状态是否等于或高于预定第二参考编程状态(S21)。在MLC的示例中，第二参考编程状态可以是擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一个。当所选择的字线的编程状态等于或高于第二参考编程状态时，非易失性存储器器件10可以读取相邻字线(S31)。非易失性存储器器件10可以基于来自读取操作的结果来确定是否改变验证条件(S41)。非易失性存储器器件10可以根据所确定的验证条件来验证所选择的字线(S51)。当所选择的字线SelWL的编程状态不等于或不高于第一参考编程状态时，非易失性存储器10可以根据所确定的验证条件对相邻字线执行验证操作(S51)，而不是执行读取操作(S31)和改变验证条件(S41)。在这种情况中，所确定的验证条件可以是不对其执行验证条件的改变的参考验证条件。图11A和图11B是示出根据本公开的实施例的编程状态确定器的操作的示例性图。更具体地，图11A和图11B是示出其中编程状态确定器122基于所选择的字线的编程状态确定是否调整验证条件的实施例的示例。另外，图11A和图11B示出了其中所选择的字线的第二参考编程状态是第二编程状态P2的示例。参考图7和图11A，所选择的字线SelWL的编程状态可以是第三编程状态P3，并且相邻字线AdjWL的编程状态可以是擦除状态E。由于作为所选择的字线SelWL的编程状态的第三编程状态P3具有比作为第一参考编程状态的第二编程状态P2高的阈值电压，因此编程状态确定器122可以在考虑到相邻字线AdjWL的编程状态时调整验证条件。参考图7和图11B，所选择的字线SelWL的编程状态可以是第一编程状态P1，并且相邻字线AdjWL的编程状态可以是擦除状态E。由于作为所选择的字线SelWL的编程状态的第一编程状态P1具有比作为第一参考编程状态的第二编程状态P2低的阈值电压，因此编程状态确定器122可以不调整验证条件。图12是示意性地示出非易失性存储器器件10的部分的电路图。参考图12，非易失性存储器器件10可以包括页缓冲器晶体管PBTr、负载晶体管LTr、置位(set)晶体管STr、复位晶体管RTr、感测晶体管SSTr、串选择晶体管SST、多个存储器单元MC、接地选择晶体管GST、位线BL以及包括第一锁存反相器LINV1和第二锁存反相器LINV2的感测锁存器。由于串选择晶体管SST、多个存储器单元MC和接地选择晶体管GST已经在图5中详细描述了，因此进一步的描述将被省略。位线BL被示出为由于引线的自身电阻而生成的等效电阻。通常，对非易失性存储器器件10中的存储器单元MC的感测操作可以包括初始化、预充电、BL显影(BLdevelopment)、SO显影(SOdevelopment)和感测。在初始化操作中，当置位信号SET_S被移位到逻辑高，置位晶体管STr将导通，并且因此，感测锁存器可以被初始化。在预充电操作中，基于负载信号LOAD，负载晶体管LTr被移位到ON状态，位线感测信号BLSHF的电压电平被移位到第一电压电平，并且因此位线BL可以被预充电到第一电压电平。当执行验证操作时，第一电压电平可以是验证电压。在BL显影操作中，负载晶体管LTr被移位到OFF状态，到位线BL的预充电操作完成，并且位线感测信号BLSHF可以被移位到逻辑低(例如0V)。并且，由于接地选择晶体管GST被移位到ON状态，因此位线BL可能由于由存储器单元MC生成的单元电流而显影。在其中感测节点SO上的电压被显影的SO显影操作中，比第一电压电平低的第二电压可以被施加作为位线感测信号BLSHF，并且因此当存储器单元MC处于ON状态时，位线BL的电压电平可以比存储器单元处于OFF状态时的电压电平低。另外，在感测操作中，复位晶体管信号RST_S被移位到ON状态，并且取决于感测锁存器是否倒装，可以感测存储器单元MC是处于ON状态还是OFF状态。图13A和13B是示出根据本公开的实施例的连接到所选择的字线SelWL的存储器单元的分散程度的示图。图13A示出了相邻字线AdjWL处于低电平编程状态(例如，擦除状态E)的情况，图13B示出了相邻字线AdjWL处于高电平编程状态(例如第二编程状态P2)的情况。参考图13A中的虚线图，由于相邻字线AdjWL在编程操作之后的验证操作中处于低电平编程状态，因此非易失性存储器器件10可以通过改变验证条件来形成关于存储器单元MC的较高的单元分散水平。在预定时段之后，由于相邻字线AdjWL与所选择的字线SelWL之间的阈值电压的不同的电平可能导致相对大的电荷损失，分散程度可能向左(即，在低电压的方向上)做出比图13B中大的移动，并且可以像实线图那样形成。参考图13B中的虚线图，由于相邻字线AdjWL在编程操作之后的验证操作中处于高电平编程状态，因此非易失性存储器器件10可以不改变验证条件。在预定时段之后，由于相邻字线AdjWL和所选择的字线SelWL中的阈值电压电平的差而导致的电荷损失可能减小，存储器单元MC的分散程度可能向左(即，在低电压的方向上)移动得比图13A中小，并且可以像实线图那样被示出。如上所述，取决于相邻字线AdjWL的编程状态，在各种条件下执行验证操作，存储器单元的分散程度之间的间隙可能相对小，并且可以改善保留问题。图14A和图14B是示出根据本公开的实施例的验证操作的时序图。更具体地，图14A和图14B示出了其中非易失性存储器器件10调整作为验证条件中的一个验证条件的感测时间的实施例。参考图12、图13、图14A和图14B，图14A示出了与其中相邻字线AdjWL处于低电平编程状态的图13A相对应的实施例，图14B示出了与其中相邻字线AdjWL处于高电平编程状态的图13B相对应的实施例。参考图14A，可以将第一验证电压Vver1至第三验证电压Vver3顺序地施加到所选择的字线SelWL，以便执行验证操作。当相邻字线处于低电平编程状态时，非易失性存储器器件10可以将感测时间设置为第一感测时间st1。另外，参考图14B，可以将第一验证电压至第三验证电压顺序地施加到所选择的字线SelWL，以便执行验证操作。当相邻字线处于高电平编程状态时，非易失性存储器器件10可以将感测时间设置为第二感测时间st2。根据本公开的实施例，第一感测时间st1可以比第二感测时间st2长。换句话说，当相邻字线AdjWL处于低电平编程状态时，非易失性存储器器件10可以通过设置长的感测时间来对感测节点S0执行更多的电荷共享。因此，连接到所选择的字线SelWL的存储器单元的分散可以相对地在右边(即，高电压)形成。图15A和图15B是示出根据本公开的实施例的验证操作的时序图。更具体地，图15A和图15B示出了非易失性存储器器件10调整作为验证条件中的一个验证条件的验证电平的示例。参考图12、图13、图15A和图15B，图15A示出了与其中相邻字线处于低电平编程状态的图13A相对应的实施例，图15B示出了与其中相邻字线处于高电平编程状态的图13B相对应的实施例。参考图15A，为了执行验证操作，可以将第一验证电压Vver1至第四验证电压Vver4顺序地施加到所选择的字线SelWL。第四验证电压Vver4可以具有比第三验证电压Vver3高的电压电平。当相邻字线处于低电平编程状态时，非易失性存储器器件10还可以将具有比第一验证电压Vver1至第三验证电压Vver3高的电压电平的第四验证电压Vver4施加到所选择的字线SelWL。另外，参考图15B，可以将第一验证电压Vver1至第三验证电压Vver3顺序地施加到所选择的字线SelWL，以便执行验证操作。当相邻字线处于高电平编程状态时，非易失性存储器器件10可以将具有比第四验证电压Vver4低的电压电平的第一电压电平Vver1至第三电压电平Vver3施加到所选择的字线SelWL。根据本公开的实施例，当相邻字线处于低电平编程状态时，非易失性存储器器件10还可以通过将具有较高电压电平的第四验证电压Vver4施加到相邻字线来对连接到所选择的字线SelWL的存储器单元执行更多的电荷共享。因此，连接到所选择的字线SelWL的存储器单元的分散可以相对地在右边(即，高电压)形成。图16是示出根据实施例的包括非易失性存储器器件的计算系统装置的图。图16是根据本公开的实施例的其中非易失性存储器器件被应用于固态驱动器(SSD)系统的示例的框图。参考图16，SSD系统3000可以包括主机(HOST)3100和SSD3200。SSD3200可以经由信号连接器与主机(HOST)3100交换信号SGL，并且经由电源连接器接收电力PWR。SSD3200可以包括SSD控制器3210、辅助电源供应3220和快闪存储器器件3230、3240和3250。SSD控制器3210通过第一信道CH1与快闪存储器器件3230通信，通过第二信道CH2与快闪存储器器件3240通信，以及通过第n信道CHn与快闪存储器器件3250通信。在这种情况中，SSD3200可以通过使用图1至图15中所示的实施例来实现。图1至图15的非易失性存储器器件10可以被应用于快闪存储器器件3230、3240和3250中的至少一个。换句话说，非易失性存储器器件10可以基于关于相邻字线的读取的结果自适应地调整所选择的字线的验证条件。根据本公开的实施例的非易失性存储器器件不仅可以被应用于SSD3200，而且可以被应用于存储器卡系统、计算系统、通用闪存(UniversalFlashStorage，UFS)等。另外，根据本公开的实施例的非易失性存储器器件的操作方法可以被应用于包括非易失性存储器的各种电子系统。如本领域中传统的，可以依据执行描述的功能或多个功能的框来描述和示出实施例。这些在本文中可以被称为单元或模块等的框由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路来物理地实施，并且可以可选地由固件和/或软件驱动。这些电路可以例如被体现在一个或多个半导体芯片中或者在诸如印刷电路板等的衬底支撑件上。组成框的电路可以由专用硬件或由处理器(例如，一个或多个已编程的微处理器和相关联的电路)或由专用硬件的组合来实施以执行框和执行框的其他功能的处理器的一些功能。在不脱离本公开的范围的情况下，实施例的每个框可以被物理地分离为两个或多个相互作用并且离散的框。类似地，在不脱离本公开的范围的情况下，实施例的框可以被物理地组合成更复杂的框。虽然已经参考本公开的实施例具体地示出和描述了本公开，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。当前第1页1 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技术特征：
1.一种由非易失性存储器器件执行的操作方法，所述方法包括：
将编程电压施加到所选择的字线并对连接到所选择的字线的所选择的存储器单元进行编程；
读取连接到所选择的字线的相邻字线的相邻存储器单元；以及
通过调整所选择的存储器单元与感测节点之间的电荷共享来验证所选择的存储器单元，所述感测节点通过位线连接到所选择的存储器单元。
2.如权利要求1所述的操作方法，其中：
对所选择的存储器单元的验证包括基于读取相邻存储器单元的结果来改变感测时间以控制感测节点的电荷共享，并且
感测时间是位线感测信号被施加的时间。
3.如权利要求2所述的操作方法，其中：
所选择的存储器单元被编程为从擦除状态到第N编程状态中的一个，其中N是等于或大于1的自然数，以及
对相邻存储器单元的读取包括确定相邻存储器单元是否被编程为从擦除状态到第N编程状态中的一个。
4.如权利要求3所述的操作方法，其中对所选择的存储器单元的验证包括：
响应于确定相邻存储器单元被编程为从擦除状态到第K状态中的一个，将感测时间确定为第一感测时间，其中K是等于或小于N的自然数；以及
响应于确定相邻存储器单元被编程为从第K+1编程状态到第N编程状态中的一个，将感测时间确定为第二感测时间。
5.如权利要求4所述的操作方法，其中第一感测时间比第二感测时间长。
6.如权利要求3所述的操作方法，其中对所选择的存储器单元的验证包括：
响应于确定相邻存储器单元被编程为擦除状态，将感测时间确定为第一感测时间；以及
响应于确定相邻存储器单元被编程为从第一编程状态到第N编程状态中的一个，将感测时间确定为第二感测时间。
7.如权利要求3所述的操作方法，其中在对所选择的存储器单元的验证中，响应于确定所选择的存储器单元被编程为擦除状态到第L编程状态中的一个，感测时间不被改变，其中L是等于或大于1并且等于或小于N的自然数。
8.如权利要求3所述的操作方法，其中：
所选择的存储器单元被编程为第M编程状态，其中M是等于或大于1并且等于或小于N的自然数，并且
对所选择的存储器单元的验证包括：
响应于确定相邻存储器单元被编程为从擦除状态到第(M-P)编程状态中的一个，将感测时间确定为第一感测时间，其中P是等于或大于1的自然数；以及
响应于确定相邻存储器单元被编程为从第(M-P+1)编程状态到第N编程状态中的一个，将感测时间确定为第二感测时间。
9.如权利要求1所述的操作方法，其中对所选择的存储器单元的验证包括基于读取相邻存储器单元的结果来改变被施加到所选择的字线的验证电压电平。
10.如权利要求1所述的操作方法，其中在对所选择的存储器单元的编程之前的第一点和在对所选择的存储器单元的编程之后的第二点中的一点处执行对相邻存储器单元的读取。
11.如权利要求1所述的操作方法，其中相邻字线被布置在所选择的字线的正上方或正下方。
12.一种由非易失性存储器器件执行的操作方法，所述方法包括：
将编程电压施加到所选择的字线并对连接到所选择的字线的所选择的存储器单元进行编程；
通过使用第一参考电压来读取连接到在所选择的字线的正上方或正下方的相邻字线的相邻存储器单元；以及
通过基于读取相邻存储器单元的结果来改变感测时间来验证所选择的存储器单元，其中
感测时间是位线感测信号被施加来控制感测节点的电荷共享的时间。
13.如权利要求12所述的操作方法，其中对相邻存储器单元的读取包括：通过基于第一参考电压来读取相邻存储器单元来确定相邻存储器单元是否被编程为等于或低于第一参考电压。
14.如权利要求13所述的操作方法，其中对所选择的存储器单元的验证包括：
响应于确定相邻存储器单元被编程为等于或低于第一参考电压，将感测时间确定为第一感测时间；以及
响应于确定相邻存储器单元未被编程为等于或低于第一参考电压，将感测时间确定为第二感测时间。
15.如权利要求14所述的操作方法，其中第一感测时间比第二感测时间长。
16.如权利要求12所述的操作方法，其中在对所选择的存储器单元的验证中，响应于确定所选择的存储器单元被编程为等于或低于第二参考电压，感测时间不被改变。
17.一种非易失性存储器器件，包括：
存储器单元阵列，其包括连接到多个位线的多个存储器单元；以及
控制逻辑，其通过读取对所选择的存储器单元进行寻址的所选择的字线的相邻字线并调整所选择的存储器单元与感测节点之间的电荷共享来对所选择的存储器单元执行验证，其中所述感测节点通过位线连接到所选择的存储器单元。
18.如权利要求17所述的非易失性存储器器件，其中：
控制逻辑基于读取相邻字线的结果来改变感测时间，并且
感测时间是位线感测信号被施加来控制感测节点的电荷共享的时间。
19.如权利要求18所述的非易失性存储器器件，其中控制逻辑：
响应于确定连接到相邻字线的存储器单元被编程为处于第一编程状态，将感测时间确定为第一感测时间，以及
响应于确定连接到相邻字线的存储器单元被编程为处于具有比第一编程状态中的阈值电压高的阈值电压的第二编程状态，将感测时间确定为第二感测时间，第一感测时间比第二感测时间长。
20.如权利要求17所述的非易失性存储器器件，其中控制逻辑基于读取相邻字线的结果来改变被施加到所选择的字线的验证电压电平。
技术总结
非易失性存储器器件的操作方法包括：将编程电压施加到所选择的字线并对连接到所选择的字线的所选择的存储器单元进行编程；读取连接到所选择的字线的相邻字线的相邻存储器单元；以及通过调整所选择的存储器单元与感测节点之间的电荷共享来验证所选择的存储器单元，其中该感测节点通过位线连接到所选择的存储器单元。
技术研发人员：郑原宅;郭昭英;南尚完
受保护的技术使用者：三星电子株式会社
技术研发日：.07.02
技术公布日：.03.26
