相关申请的交叉引用
该申请要求于5月14日在韩国知识产权局(kipo)提交的韩国专利申请no.10--0054688的优先权，该韩国专利申请的公开内容通过引用方式并入本文中。
示例实施例整体涉及半导体集成电路。例如，至少一些示例实施例涉及一种非易失性存储器装置和/或操作非易失性存储器装置的方法。
背景技术：
用于存储数据的半导体存储器装置可分为易失性存储器装置和非易失性存储器装置。诸如动态随机存取存储器(dram)装置的易失性存储器装置通常被构造为通过对存储器单元中的电容器充电或放电来存储数据，并且当断电时丢失存储的数据。诸如闪速存储器装置的非易失性存储器装置即使断电也可保持存储的数据。易失性存储器装置被广泛用作各种设备的主要存储器，而非易失性存储器装置被广泛用于将编程代码和/或数据存储在各种电子装置(诸如计算机、移动装置等)中。
近来，已发展了诸如竖直nand存储器装置的三维结构的非易失性存储器装置，以增大非易失性存储器装置的集成度和存储器容量。随着集成度和存储器容量的增大，信号线的负载增大，并且存储器装置的操作速度减小。
技术实现要素：
一些示例实施例可提供一种操作非易失性存储器装置的方法，其能够提高非易失性存储器装置的操作速度。
一些示例实施例可提供一种非易失性存储器装置，其具有提高的操作速度。
根据示例实施例，提供了一种操作非易失性存储器装置的方法，非易失性存储器装置包括多个单元串，所述多个单元串中的每一个包括多个多层单元。在一些示例实施例中，所述方法包括：在电压改变时间点将选择的字线的电压电平按次序改变为多个读电压中的不同的读电压；以及与选择的字线的电压改变时间点同步地按次序改变邻近字线的电压电平，邻近字线邻近于选择的字线。
根据示例实施例，一种非易失性存储器装置包括：至少一个存储器块，其包括多个单元串，所述多个单元串中的每一个包括多个多层单元；以及控制电路，其被构造为控制读操作，使得选择的字线的电压电平在电压改变时间点按次序改变为具有多个读电压中的不同的读电压，并且与选择的字线的电压改变时间点同步地按次序改变邻近字线的电压电平，邻近字线邻近于选择的字线。
根据示例实施例，提供了一种操作非易失性存储器装置的方法，非易失性存储器装置包括多个单元串，所述多个单元串中的每一个包括在竖直方向上布置的多个多层单元。在一些示例实施例中，所述方法包括：通过以从最上面的字线向下的方向和从最下面的字线向上的方向中的一个施加编程电压来执行编程操作；在电压改变时间点将选择的字线的电压电平按次序改变为多个验证读电压的不同电压电平，以在将编程电压施加至选择的字线之后确定所述多个多层单元的阈值电压状态；以及与选择的字线的电压改变时间点同步地按次序改变邻近字线的电压电平，邻近字线在向下的方向或向上的方向上邻近于选择的字线。
根据示例实施例的非易失性存储器装置和操作非易失性存储器装置的方法可通过使选择的字线的电压改变与邻近字线的电压改变这二者在同一方向上同步，使得当选择的字线的电压增大时邻近字线的电压增大和/或当选择的字线的电压减小时邻近字线的电压减小，来减小选择的字线的负载。通过减小选择的字线的负载，选择的字线的电压建立时间可减少，并且非易失性存储器装置的操作速度可增大。
附图说明
将从下面结合附图的详细描述中更清楚地理解本公开的示例实施例。
图1是示出操作非易失性存储器装置的方法的流程图。
图2和图3是示出非易失性存储器装置的编程操作的示例的示图。
图4是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。
图5和图6是用于描述根据示例实施例的减少非易失性存储器装置中选择的字线的电压建立时间的示图。
图7是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。
图8是示出根据示例实施例的存储器系统的框图。
图9是示出根据示例实施例的非易失性存储器装置的框图。
图10是示出包括在图9的非易失性存储器装置中的存储器单元阵列的框图。
图11是示出图10的存储器块中的一个的透视图。
图12是示出参照图11描述的存储器块的等效电路的电路图。
图13是示出三维闪速存储器装置的示例读偏压条件的电路图。
图14是示出单元串的示例结构的示图。
图15是示出包括在图14的单元串中的存储器单元的示图。
图16和图17是示出根据示例实施例的编程操作的示图。
图18是示出根据示例实施例的包括在非易失性存储器装置中的多层单元的状态的示图。
图19至图23是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。
图24和图25是示出根据示例实施例的用于非易失性存储器装置的读序列的示图。
图26是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。
图27是示出根据示例实施例的固态盘或固态驱动器(ssd)的框图。
具体实施方式
下文中将参照附图来更全面地描述各个示例实施例，附图中示出了一些示例实施例。在附图中，相同标号始终指代相同元件。可省略重复描述。
图1是示出操作非易失性存储器装置的方法的流程图。
图1示出了操作包括多个单元串的非易失性存储器装置的方法，其中每个单元串包括多个多层单元。根据示例实施例，非易失性存储器装置可包括三维nand闪速存储器装置或竖直nand闪速存储器装置。
参照图1，在操作s100中，非易失性存储器装置30(见图8和图9)的控制电路450可按次序改变选择的字线的电压，以使得选择的字线可按次序具有多个读电压，以确定所述多个多层单元的阈值电压状态。
在一些示例实施例中，操作非易失性存储器装置的方法可与编程方法相对应。在这种情况下，如将在下面参照图3描述的，所述多个读电压可与在编程操作期间在编程电压被施加至选择的字线之后施加至选择的字线的多个验证读电压相对应。在其它示例实施例中，操作非易失性存储器装置的方法可与正常读方法相对应。在这种情况下，如将在下面参照图25和图26描述的，所述多个读电压与在正常读操作期间施加至选择的字线的多个正常读电压相对应。
在操作s200中，控制电路450可与选择的字线的电压改变时间点同步地按次序改变邻近于选择的字线的邻近字线的电压。如将在下面参照图5和图6描述的，邻近字线的电压可在与选择的字线的电压改变方向相同的方向上改变，以使得通过选择的字线与邻近字线之间的电容耦合而导致的电容可减小。
在一些示例实施例中，邻近字线可包括在一个方向上邻近于选择的字线的至少一条字线。在其它示例实施例中，邻近字线可包括在第一方向上邻近于选择的字线的至少一条字线和在与第一方向相反的第二方向上邻近于选择的字线的至少一条字线。
传统地，当选择的字线的电压按次序改变以按次序具有所述多个读电压时，邻近字线的电压可保持在固定电压电平。相反，在根据示例实施例的非易失性存储器装置和操作非易失性存储器装置的方法中，选择的字线的电压改变与邻近字线的电压改变这二者在相同方向上同步，以减小选择的字线的负载。通过减小选择的字线的负载，选择的字线的电压建立时间可减少，并且非易失性存储器装置的操作速度可增大。
图2和图3是示出非易失性存储器装置的编程操作的示例的示图。
图2示出了可分别存储两比特数据的多层单元的第一状态s1至第四状态s4。在图2中，水平轴表示多层单元的阈值电压vth，并且竖直轴表示与阈值电压vth相对应的多层单元的数量。可通过按次序施加第一验证读电压vvr1、第二验证读电压vvr2和第三验证读电压vvr3来确定对第一状态s1至第四状态s4编程的结果。
图3示出了用于增量脉冲编程(ispp)的多个编程循环。
参照图2和图3，可根据ispp按次序执行多个编程循环loop(1)、loop(2)和loop(3)，直到完成编程操作为止。随着编程循环重复，编程电压vpgm1、vpgm2和vpgm3可按次序增大。
每个编程循环loo(i)可包括编程时段和验证时段，所述编程时段用于将编程电压vpgm1、vpgm2和vpgm3中的每一个施加至选择的字线以对选择的存储器单元编程，所述验证时段用于将验证读电压vvr1、vvr2和vvr3施加至选择的字线以验证编程操作的成功。图3示出了按照降序来施加验证读电压vvr1、vvr2和vvr3的非限制性示例。在一些示例实施例中，可按照升序来施加验证读电压vvr1、vvr2和vvr3。即使为了便于示出和说明，已经描述了存储两比特数据的多层单元，示例实施例还可应用于存储三比特数据或更多比特数据的多层单元。
图4是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。
参照图2、图3和图4，可将第三验证读电压vvr3施加至选择的字线wls，以在时间间隔t1～t2期间执行第三读出操作，可将第二验证读电压vvr2施加至选择的字线wls，以在时间间隔t3～t4期间执行第二读出操作，并且可将第一验证读电压vvr1施加至选择的字线wls，以在时间间隔t5～t6期间执行第一读出操作。对于这种连续读出操作，选择的字线wls的电压可从用于第(l+1)读出操作的第(l+1)读电压减小至低于第(l+1)读电压的、用于第l读出操作的第l读电压，其中l是正整数。
根据示例实施例，当选择的字线wls的电压从第(l+1)读电压减小至第l读电压时，邻近字线wlad的电压可从第(l+1)电压电平减小至低于第(l+1)电压电平的第l电压电平。换句话说，如图4所示，在选择的字线wls的电压从第三读电压vvr3减小至第二读电压vvr2的时间点t2，邻近字线wlad的电压可从第三电压电平lv3减小至第二电压电平lv2，并且在选择的字线wls的电压从第二读电压vvr2减小至第一读电压vvr1的时间点t4，邻近字线wlad的电压可从第二电压电平lv2减小至第一电压电平lv1。
在一些示例实施例中，可减小邻近字线wlad的电压，以使得第(l+1)读电压与第(l+1)电压电平之间的差等于第l读电压与第l电压电平之间的差。换句话说，如图4所示，可将第三电压电平lv3与第二电压电平lv2之间的差d21设置为等于第三读电压vvr3与第二读电压vvr2之间的差d11，并且可将第二电压电平lv2与第一电压电平lv1之间的差d22设置为等于第二读电压vvr2与第一读电压vvr1之间的差d12。
这样，可通过使选择的字线wls的电压改变与邻近字线wlad的电压改变这二者在同一方向上同步来减小选择的字线wls的负载。结果，可通过减小选择的字线wls的负载来减小选择的字线wls的电压建立时间tsu1和tsu2。
图5和图6是用于描述根据示例实施例的减少非易失性存储器装置中的选择的字线的电压建立时间的示图。
为了便于示出，图5示出了包括连接至位线bl1～blm和一条共源极线csl的nand串或单元串str1～strm的存储器块的二维视图，但是应该理解，存储器块可具有三维结构，如下面将参照图11和图12描述的。
参照图5，单元串str1～strm可分别包括通过串选择线ssl控制的串选择晶体管、通过字线wl0～wlk控制的存储器单元和通过地选择线gsl控制的地选择晶体管。
如果字线wln是选择的字线，则选择的字线wls可具有负载，所述负载包括：自电容cs；通过与在第一方向(也即，向上的方向)上邻近于选择的字线wls的邻近字线wln+1和wln+2电容耦合而导致的互电容cu1和cu2；以及通过与在与第一方向相反的第二方向(也即，向下的方向)上邻近于选择的字线wls的邻近字线wln-1和wln-2电容耦合而导致的互电容cd1和cd2。根据示例实施例，可减小构成选择的字线wln的负载的互电容，并因此可通过控制邻近字线wln+1、wln-1、wln+2和wln-2的电压来减小选择的字线wln的电压建立时间。在一些示例实施例中，可考虑直接邻近于选择的字线wln的字线wln+1和wln-1的互电容cu1和cd1。在其它示例实施例中，除互电容cu1和cd1之外，也可考虑对选择的字线wln的负载影响较小的字线wln+2和wln-2的互电容cu2和cd2。
图6示出了选择的字线的电压从第三验证读电压vvr3减小至第二验证读电压vvr2的情况的电压建立时间tsuc和tsup。第一情况casec对应于当邻近字线的电压固定时的情况，并且第二情况casep对应于根据示例实施例的当邻近字线的电压与选择的字线的电压改变同步改变的情况。图6中的阴影部分表示当选择的字线的电压减小时从选择的字线排放的电荷qc和qp的量。如图6所示，根据与邻近字线的互电容的减小，第二情况casep的电荷qp与第一情况casec的电荷qc相比减少了，并因此与第一情况casec的电压建立时间tsuc相比，第二情况casep的电压建立时间tsup可减小。
图7是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。
参照图2、图3和图7，可将第一验证读电压vvr1施加至选择的字线wls，以在时间间隔t1～t2期间执行第一读出操作，可将第二验证读电压vvr2施加至选择的字线wls，以在时间间隔t3～t4期间执行第二读出操作，并且可将第三验证读电压vvr3施加至选择的字线wls，以在时间间隔t5～t6期间执行第三读出操作。对于这种连续的读出操作，选择的字线wls的电压可从用于第l读出操作的第l读电压增大至高于第l读电压的、用于第(l+1)读出操作的第(l+1)读电压，其中l是正整数。
根据示例实施例，当选择的字线wls的电压从第l读电压增大至第(l+1)读电压时，邻近字线wlad的电压可从第l电压电平增大至高于第l电压电平的第(l+1)电压电平。换句话说，如图7所示，在选择的字线wls的电压从第一读电压vvr1增大至第二读电压vvr2的时间点t2，邻近字线wlad的电压可从第一电压电平lv1增大至第二电压电平lv2，并且在选择的字线wls的电压从第二读电压vvr2增大至第三读电压vvr3的时间点t4，邻近字线wlad的电压可从第二电压电平lv2增大至第三电压电平lv3。
在一些示例实施例中，可增大邻近字线wlad的电压，以使得第l读电压与第l电压电平之间的差等于第(l+1)读电压与第(l+1)电压电平之间的差。换句话说，如图7所示，可将第二电压电平lv2与第一电压电平lv1之间的差d22设置为等于第二读电压vvr2与第一读电压vvr1之间的差d12，并且可将第三电压电平lv3与第二电压电平lv2之间的差d21设置为等于第三读电压vvr3与第二读电压vvr2之间的差d11。
这样，可通过使选择的字线wls的电压改变与邻近字线wlad的电压改变这二者在同一方向上同步来减小选择的字线wls的负载。结果，可通过来减小选择的字线wls的负载来减少选择的字线wls的电压建立时间tsu1和tsu2。
图8是示出根据示例实施例的存储器系统的框图。
参照图8，存储器系统10可包括存储器控制器20和至少一个存储器装置30。
存储器装置30可为本文所述的非易失性存储器装置。存储器系统10可包括基于闪速存储器的数据存储介质，例如存储卡、通用串行总线(usb)存储器和固态驱动器(ssd)。
非易失性存储器装置30可在存储器控制器20的控制下执行读操作、擦除操作以及编程操作或写操作。非易失性存储器装置30通过输入/输出线从存储器控制器20接收命令cmd、地址addr和数据data，以执行这些操作。另外，非易失性存储器装置30通过控制线从存储器控制器20接收控制信号ctrl。另外，非易失性存储器装置30通过电源线从存储器控制器20接收功率pwr。
图9是示出根据示例实施例的非易失性存储器装置的框图。
参照图9，非易失性存储器装置30包括存储器单元阵列100、页缓冲器电路410、数据输入/输出电路420、地址解码器430、控制电路450和电压发生器460。
存储器单元阵列100可通过多条串选择线ssl、多条字线wl和多条地选择线gsl耦合至地址解码器430。另外，存储器单元阵列100可通过多条位线bl耦合至页缓冲器电路410。
存储器单元阵列100可包括耦合至所述多条字线wl和所述多条位线bl的多个存储器单元。在一些示例实施例中，存储器单元阵列100可为按照三维结构(或竖直结构)形成在衬底上的三维存储器单元阵列。在这种情况下，存储器单元阵列100可包括竖直定向的多个nand串，以使得至少一个存储器单元位于另一存储器单元上方。
控制电路450可从存储器控制器20接收命令(信号)cmd和地址(信号)addr，并且基于命令信号cmd和地址信号addr来控制非易失性存储器装置30的擦除、编程和读操作。擦除操作可包括执行一系列擦除循环，并且编程操作可包括执行一系列编程循环。各个编程循环可包括编程时段和编程验证时段。每个擦除循环可包括擦除时段和擦除验证时段。读操作可包括正常读操作和数据恢复读操作。
例如，控制电路450可产生用于控制电压发生器460的控制信号ctl，并且可基于命令信号cmd产生用于控制页缓冲器电路410的页缓冲器控制信号pbc，并且基于地址信号addr产生行地址r_addr和列地址c_addr。控制电路450可将行地址r_addr提供至地址解码器430，并且将列地址c_addr提供至数据输入/输出电路420。
地址解码器430可通过所述多条串选择线ssl、所述多条字线wl和所述多条地选择线gsl耦合至存储器单元阵列100。在编程操作或读操作期间，地址解码器430可基于行地址r_addr，将所述多条字线wl中的一个确定为选择的字线，并且将除选择的字线之外的其余的所述多条字线wl确定为未选择的字线。
另外，在编程操作或读操作期间，地址解码器430可基于行地址r_addr，将所述多个串选择线ssl中的一个确定为选择的串选择线，并且将除选择的串选择线之外的其余所述多个串选择线ssl确定为未选择的串选择线。
电压发生器460可基于控制信号ctl，产生非易失性存储器装置30的存储器单元阵列100的操作所需的字线电压vwl。电压发生器460可从存储器控制器20接收功率pwr。可通过地址解码器430将字线电压vwl施加至所述多个字线wl。
例如，在编程操作期间，电压发生器460可将编程电压施加至选择的字线，并且可将编程通过电压施加至未选择的字线。另外，在编程验证操作期间，电压发生器460可将编程验证电压施加至第一字线，并且可将验证通过电压施加至未选择的字线。
另外，在正常读操作期间，电压发生器460可将读电压施加至选择的字线，并且可将读通过电压施加至未选择的字线。在数据恢复读操作期间，电压发生器460可将读电压施加至邻近于选择的字线的字线，并且可将恢复读电压施加至选择的字线。
页缓冲器电路410可通过所述多个位线bl耦合至存储器单元阵列100。页缓冲器电路410可包括多个缓冲器。在一些示例实施例中，每个缓冲器可仅连接至一条位线。在其它示例实施例中，每个缓冲器可连接至两条或更多条位线。
页缓冲器电路410可临时存储要在存储器单元阵列100的选择的页中编程的数据，或者从选择的页读出的数据。
数据输入/输出电路420可通过数据线dl耦合至页缓冲器电路410。在编程操作期间，数据输入/输出电路420可接收从存储器控制器20接收的编程数据data，并且可基于从控制电路450接收到的列地址c_addr将编程数据data提供至页缓冲器电路410。在读操作期间，数据输入/输出电路420可基于从控制电路450接收到的列地址c_addr，将已经从存储器单元阵列100读出并且存储在页缓冲器电路410中的读数据data提供至存储器控制器20。
另外，页缓冲器电路410和数据输入/输出电路420可从存储器单元阵列100的第一区域读数据，并且将该读数据写至存储器单元阵列100的第二区域(例如，无需将数据发送至非易失性存储器装置30外部的源，例如，无需发送至存储器控制器20)。也就是说，页缓冲器电路410和数据输入/输出电路420可执行回拷(copy-back)操作。
图10是示出包括在图9的非易失性存储器装置中的存储器单元阵列的框图，并且图11是示出图10的存储器块中的一个的透视图。
参照图10，存储器单元阵列100可包括多个存储器块blk1至blkz。在示例实施例中，通过图9中的地址解码器430来选择存储器块blk1至blkz。例如，地址解码器430可从存储器块blk1至blkz中选择对应于块地址的特定存储器块blk。
下文中，第一方向d1指垂直于半导体衬底的上表面的方向，并且第二方向d2和第三方向d3指平行于半导体衬底的上表面的两个方向。例如，第二方向和第三方向d3可彼此垂直。第一方向d1可被称作竖直方向，第二方向d2可被称作行方向，并且第三方向d3可被称作列方向。通过图中的箭头指示的方向和反方向可看作是相同的方向。
参照图11，存储器块blki包括以三维结构(或竖直结构)形成在衬底上的nand串或者单元串。存储器块blki包括沿着第一方向d1、第二方向d2和第三方向d3延伸的结构。
提供了衬底111。例如，衬底111可具有第一类型(例如，第一导电类型)的阱。例如，衬底111可具有通过植入诸如硼(b)的3族元素形成的p阱。例如，衬底111可具有设置在n阱中的袋式(pocket)p阱。在示例实施例中，衬底111具有p型阱(或p型袋式阱)。然而，衬底111的导电类型不限于p型。
沿着第一方向d1延伸的多个掺杂区311至314设置在衬底111中/上。例如，所述多个掺杂区311至314可具有与衬底111的第一类型不同的第二类型(例如，第二导电类型)。在示例实施例中，第一掺杂区311至第四掺杂区314具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
沿着第一方向d1延伸的多个绝缘材料112沿着第二方向d2按次序设置在衬底111的第一掺杂区311与第二掺杂区312之间的的区域上。例如，所述多个绝缘材料112沿着第二方向d2设置，并间隔开特定距离。例如，绝缘材料112可包括诸如氧化层的绝缘材料。
沿着第一方向d1穿过绝缘材料的多个柱113沿着第二方向d2按次序布置在衬底111的在第一掺杂区311与第二掺杂区312之间区域上。例如，所述多个柱113穿过绝缘材料112以接触衬底111。
例如，每个柱113可包括多个材料。例如，每个柱113的通道层114可包括具有第一类型的硅材料。例如，每个柱113的通道层114可包括具有与衬底111相同类型的硅材料。在示例实施例中，每个柱113的通道层114包括p型硅。然而，每个柱113的通道层114不限于p型硅。
每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可包括诸如氧化硅的绝缘材料。在一些示例中，每个柱113的内部材料115可包括空气间隙。
绝缘层116沿着绝缘材料112、柱113和衬底111的暴露表面设置在第一掺杂区311与第二掺杂区312之间的区域上。
多个第一导电材料211至291在绝缘层116的表面上设置在第一掺杂区311与第二掺杂区312之间的区域中。例如，沿着第二方向d2延伸的第一导电材料211设置在邻近于衬底111的绝缘材料112与衬底111之间。更具体地说，沿着第二方向d2延伸的第一导电材料211设置在邻近于衬底111的绝缘材料112的底部的绝缘层116与衬底111之间。
沿着第二方向d2延伸的第一导电材料设置在绝缘材料112中的特定绝缘材料的顶部的绝缘层116与绝缘材料112中的特定绝缘材料的底部的绝缘层116之间。例如，沿着第二方向d2延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且应该理解，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至2911可由导电金属形成。在一些示例中，第一导电材料211至2911可包括诸如多晶硅的导电材料。
与第一掺杂区311和第二掺杂区312上的结构相同的结构可设置在第二掺杂区312与第三掺杂区313之间的区域中。在第二掺杂区312与第三掺杂区313之间的区域中，设有沿着第二方向d2延伸的多个绝缘材料112、沿着第二方向d2按次序布置并且沿着第一方向d1穿过所述多个绝缘材料112的多个柱113、设置在所述多个绝缘材料112和所述多个柱113的暴露表面上的绝缘层116以及沿着第二方向d2延伸的多个导电材料213至293。
漏极320分别设置在所述多个柱113上。在漏极上，设有沿着第三方向d3延伸的第二导电材料331至333。第二导电材料331至333沿着第二方向d2布置，并隔开特定距离。第二导电材料331至333分别连接至对应区域中的漏极320。漏极320和沿着第三方向d3延伸的第二导电材料333可通过各个接触插塞连接。第二导电材料331至333可包括金属材料。第二导电材料331至333可包括诸如多晶硅的导电材料。
其中形成有第一导电材料的层对应于栅极层，并且第一导电材料可形成栅极线，诸如串选择线ssl、字线wl、中间开关线msl、usl和lsl、地选择线gsl等。第二导电材料可形成位线bl。
图12是示出参照图11描述的存储器块的等效电路的电路图。
图12的存储器块blki可按照三维结构(或者竖直结构)形成在衬底上。例如，包括在存储器块blki中的多个nand串或单元串可在垂直于衬底的上表面的第一方向d1上形成。
参照图12，存储器块blki可包括耦合在位线bl1、bl2和bl3与共源极线csl之间的nand串ns11至ns33。nand串ns11至ns33中的每一个可包括串选择晶体管sst、多个存储器单元mc1至mc8和地选择晶体管gst。在图12中，nand串ns11至ns33中的每一个示为包括八个存储器单元mc1至mc8。然而，示例实施例不限于此。在一些示例实施例中，nand串ns11至ns33中的每一个可包括任意数量的存储器单元。
每个串选择晶体管sst可连接至对应的串选择线(ssl1至ssl3中的一个)。所述多个存储器单元mc1至mc8可分别连接至对应的栅极线gtl1至gtl8。栅极线gtl1至gtl8可为字线，并且栅极线gtl1至gtl8中的一些可为虚设字线。另外，栅极线gtl1至gtl8中的一些可为中间开关线，并且连接至中间开关线的存储器单元可被称作中间开关晶体管。每个地选择晶体管gst可连接至对应的地选择线(gsl1至gsl3中的一个)。每个串选择晶体管sst可连接至对应的位线(例如，bl1、bl2和bl3中的一个)，并且每个地选择晶体管gst可连接至共源极线csl。
具有相同高度的字线(例如，wl1)可共同连接，并且地选择线gsl1至gsl3和串选择线ssl1至ssl3可分离。即使未示出，对应于中间开关线的栅极线可分离，如下将描述的。在图12中，存储器块blki被示出为耦合至八条栅极线gtl1至gtl8和三条位线bl1至bl3。然而，示例实施例不限于此。存储器单元阵列100中的每个存储器块可耦合至任何数量的字线和任何数量的位线。
图13是示出三维闪速存储器装置的示例读偏压条件的电路图。
为了便于描述，图13中示出了连接至第一位线bl1的nand串ns11和ns21和连接至第二位线bl2的nand串ns12和ns22。
可利用预充预充电压(例如，0.5v)对第一位线bl1和第二位线bl2充电。在读操作期间，如果选择nand串ns21和ns22，则可将0v的电压施加至第一串选择线ssl1，并且可将电源电压vcc施加至第二串选择线ssl2。此外，可将0v的电压施加至第一地选择线gsl1，并且可将电源电压vcc施加至第二地选择线gsl2。可将选择读电压vr施加至选择的字线(例如，wl5)，并且可将非选择读电压vps施加至未选择的字线(例如，wl4和wl6)。
在该示例读偏压条件中，选择的存储器单元a和b的漏极电压为0.5v，并且选择的存储器单元a和b的源极电压为0v。另外，将选择读电压vr施加至选择的存储器单元a和b的栅极。此外，可在改变选择读电压vr的电压电平的同时执行用于验证存储在存储器单元中的数据的读操作。包括存储器单元c和d的未选择的nand串ns11和ns12的通道浮置。具体地说，构成各个未选择的nand串(此处，ns11和ns12)的存储器单元的、存储器晶体管的串联由于对应的串选择晶体管和栅极选择晶体管截止而浮置。当字线wl的电压增大(例如，增大至选择读电压vr或非选择读电压vps)时，字线之间的电容耦合起作用，以增大未选择的nand串ns11和ns12的通道的电压。
根据示例实施例，可通过使邻近字线(例如，wl4和/或wl6)的电压改变与选择的字线wl5的电压改变这二者同步减小来选择的字线wl5的负载。此处，读操作可包括用于验证编程操作成功的验证读操作或者用于确定存储在存储器单元中的数据的正常读操作。
图14是示出单元串的示例结构的示图，并且图15是示出包括在图14的单元串中的存储器单元的示图。
参照图11、图12、图14和图15，在竖直方向上延伸的柱pl可形成在衬底sub上。图15所示的地选择线gsl、字线wl和串选择线ssl可由平行于衬底sub的诸如金属的导电材料形成。柱pl可穿过形成地选择线gsl、字线wl和串选择线ssl的导电材料，以接触衬底sub。字线wl可包括虚设字线。
图15示出了沿着图14中的线a-a’截取的剖视图。作为示例，图15示出了对应于字线的一个存储器单元mc的剖面。柱pl可包括圆柱形主体bd，并且空气隙ag可设置在主体bd中。主体bd可包括p型硅，并且主体bd可为其中形成通道的区域。柱pl还可包括包围主体bd的隧道绝缘层ti和包围隧道绝缘层t1的电荷捕获层ct。阻挡绝缘层bi可设置在一条字线与柱pl之间。主体bd、隧道绝缘层ti、电荷捕获层ct、阻挡绝缘层bi和所述一条字线可形成电荷捕获类型的晶体管。在一些示例实施例中，串选择晶体管sst、地选择晶体管gst和其它存储器单元可具有与如图15所示的结构相同的结构。
如图14和图15所示，柱pl的宽度或剖面面积可随着与衬底sub相距的距离减小而减小。当将相同的电压施加至地选择晶体管gst的主体、存储器单元mc和串选择晶体管sst，并且将相同的电压施加至地选择线gls、字线wl和串选择线ssl时，在位于衬底sub附近的存储器单元中形成的电场大于在远离衬底sub的存储器单元中形成的电场。这些特性影响编程操作期间的编程干扰。
图16和图17是示出根据示例实施例的编程操作的示图。
图16和图17示出了包括连接至串选择线ssl的串选择晶体管sst的一个单元串、连接至地选择线gsl的地选择晶体管gst和连接至字线wl1～wl12的存储器单元mc1～mc12，以及存储器单元的状态。单元串连接在位线bl、源极线csl与衬底sub之间。图16和图17示出了十二个存储器单元和存储两比特的mlc的非限制性示例。可根据不同的情况来确定字线的数量和存储器单元中的比特数量。
参照图16，根据非易失性存储器装置的编程方案，可从最上面的字线沿向下的方向执行第一编程操作。换句话说，随着存储在存储器块中的数据增加，可从顶部至底部(t2b编程次序)沿向下的方向将数据填入擦除的单元中。未编程的存储器单元mc1～mc7处于擦除状态e0，并且编程的存储器单元mc8～mc12中的每一个可为擦除状态e0和编程状态p1、p2和p3中的一个。
如上参照图14的描述，三维nand闪速存储器装置更容易受到编程干扰，这是因为通道孔的大小或临界尺寸(cd)较小。在多层单元(mlc)的情况下，各单元中编程的比特数量增加。编程循环的数量由于编程状态的数量增加而增加，并因此，增加了由于编程干扰而导致的性能下降。因此，可沿着通道孔的尺寸减小的方向(也就是说，按照t2b编程次序)执行编程操作，如图16所示。
参照图17，根据非易失性存储器装置的编程方案，可从最下面的字线沿向上的方向执行第二编程操作。换句话说，随着存储在存储器块中的数据增加，可从底部至顶部(b2t编程次序)沿向上的方向将数据填入擦除的单元中。未编程的存储器单元mc5～mc12处于擦除状态e0，并且编程的存储器单元mc1～mc4中的每一个可为擦除状态e0和编程状态p1、p2和p3中的一个。
图18是示出根据示例实施例的包括在非易失性存储器装置中的多层单元的状态的示图。
图18示出了三层单元(tlc)存储器的第一状态s1至第八状态s8，其中tlc存储器的每个存储器单元可存储三个数据比特。在图18中，水平轴表示存储器单元的阈值电压vth，并且竖直轴表示与阈值电压vth相对应的存储器单元的数量。在编程操作期间，可通过将第一验证读电压vvr1至第七验证读电压vvr7按次序施加至选择的字线来区分第一状态s1至第八状态s8的编程成功。另外，在正常读操作期间，可通过将第一正常读电压vr1至第七正常读电压vr7中的至少一部分施加至选择的字线来区分第一状态s1至第八状态s8，如将在下面参照图24和图25描述的。
图19至图23是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。
图19、图20和图21示出了在编程验证时段期间，在多条字线在竖直方向上堆叠的竖直nand闪速存储器装置中，相对于图18的tlc的操作方法的示例实施例。图19和图21示出了所述多条字线从最上面的字线沿向下的方向被编程的、图16中的第一编程操作。图20示出了所述多条字线从最下面的字线沿向上的方向被编程的、图17的第二编程操作。
参照图19，在从最上面的字线沿向下的方向的第一编程操作中，向其施加按次序改变的电压的邻近字线可包括选择的字线wln下方的至少一条下邻近字线wln-1。可按次序降低选择的字线wln的电压，以使得选择的字线wln可按次序具有降序的验证读电压vvr1～vvr7，以确定图18的tlc的阈值电压状态s1～s8。根据示例实施例，与选择的字线wln的电压改变时间点t2～t8同步地，可按次序减小下邻近字线wln-1的电压，以使得下邻近字线wln-1可按次序具有降序的电压电平lv1～lv7。上邻近字线wln+1的电压可保持通过电压vps，如其它未选择的字线那样。
根据第一编程操作，连接至下邻近字线wln-1的多层单元处于擦除状态，也即，图18中的第一状态s1。因此，下邻近字线wln-1的电压在高于擦除的状态s1的阈值电压的电压范围内按次序改变，以导通连接至下邻近字线wln-1的多层单元。换句话说，可将图19中的第一电压电平lv1设置为比擦除状态s1的阈值电压要高。
根据第一编程操作，连接至上邻近字线wln+1的多层单元处于编程状态，也即，图18中的第一状态s1至第八状态s8。因此，上邻近字线wln-1具有高于所述多个状态s1～s8中的最高状态s8的阈值电压的电压，以导通连接至上邻近字线wln+1的多层单元。换句话说，可将图19中的通过电压电平vps设置为比最高状态s8的阈值电压要高。
图20与图19基本相同，不同的是，施加至选择的字线wln的验证电压vvr1～vvr7和施加至下邻近字线wln-1的电压电平lv1～lv7按照升序而非降序改变，并因此省略重复描述。
参照图21，在从最下面的字线沿向上的方向的第二编程操作中，向其施加按次序改变的电压的邻近字线可包括选择的字线wln上方的至少一条上邻近字线wln+1。可按次序降低选择的字线wln的电压，使得选择的字线wln可按次序具有降序的验证读电压vvr1～vvr7，以确定图18的tlc的阈值电压状态s1～s8。根据示例实施例，与选择的字线wln的电压改变时间点t2～t8同步地，可按次序降低上邻近字线wln+1的电压，以使得上邻近字线wln+1可按次序具有降序的电压电平lv1～lv7。下邻近字线wln-1的电压可保持通过电压vps，如其它未选择的字线那样。
根据第二编程操作，连接至上邻近字线wln+1的多层单元处于擦除状态，也即，图18中的第一状态s1。因此，上邻近字线wln+1的电压在高于擦除的状态s1的阈值电压的电压范围内按次序改变，以导通连接至上邻近字线wln+1的多层单元。换句话说，可将图21中的第一电压电平lv1设置为比擦除状态s1的阈值电压要高。
根据第二编程操作，连接至下邻近字线wln-1的多层单元处于编程状态，也即，图18中的第一状态s1至第八状态s8。因此，下邻近字线wln-1的电压高于所述多个状态s1～s8中的最高状态s8的阈值电压，以导通连接至下邻近字线wln-1的多层单元。换句话说，可将图21中的通过电压电平vps设置为高于最高状态s8的阈值电压。
图22和图23示出了在施加读电压之前施加偏移脉冲以进一步减少选择的字线的电压建立时间的示例实施例。可在改变读电压的初始时段中施加偏移脉冲。施加至选择的字线wls的偏移电压对应于图22和图23中的脉冲v1～v6，并且施加至邻近字线wlad的偏移电平对应于图22和图23中的脉冲v1’～v6’。施加至选择的字线wln的验证读电压vvr1、vvr2和vvr3和施加至邻近字线wlad的电压电平lv1、lv2和lv3与参照图4和图7描述的相同。
参照图22，选择的字线wln的电压可从用于第l读出操作的第l读电压增大至偏移电压，其中l是正整数，并且选择的字线wln的电压可从偏移电压减小至用于第(l+1)读出操作的第(l+1)读电压，其中第(l+1)读电压低于偏移电压并且高于第l读电压。与选择的字线wln的这种电压改变同步地，当选择的字线wln的电压从第l读电压增大至偏移电压时，邻近字线wlad的电压可从第l电压电平增大至偏移电平，并且当选择的字线wln电压从偏移电压减小至第(l+1)读电压时，邻近字线wlad的电压可从偏移电平减小至第(l+1)电压电平，其中第(l+1)电压电平低于偏移电平且高于第l电压电平。例如，在选择的字线wls电压从第一验证读电压vvr1增大至偏移电压v2的时间点t3，邻近字线wlad的电压可从第一电压电平lv1增大至偏移电平v2’，并且在选择的字线wln的电压从偏移电压v2减小至第二验证读电压vvr2的时间点t4，邻近字线wlad的电压可从偏移电平v2’减小至第二电压电平lv2。
参照图23，选择的字线wln的电压可从用于第(l+1)读出操作的第(l+1)读电压减小至偏移电压，其中l是正整数，并且选择的字线wln的电压可从偏移电压增大至用于第l读出操作的第l读电压，其中第l读电压高于偏移电压且低于第(l+1)读电压。与选择的字线wln的这种电压改变同步地，当选择的字线wln的电压从第(l+1)读电压减小至偏移电压时，邻近字线wlad的电压可从第(l+1)电压电平减小至偏移电平，并且当选择的字线wln的电压从偏移电压增大至第l读电压时，邻近字线wlad的电压可从偏移电平增大至第l电压电平，其中第l电压电平高于偏移电平且低于第(l+1)电压电平。例如，在选择的字线wls的电压从第三验证读电压vvr3减小至偏移电压v5的时间点t3，邻近字线wlad的电压可从第三电压电平lv3减小至偏移电平v5’，并且在选择的字线wln的电压从偏移电压v5增大至第二验证读电压vvr2的时间点t4，邻近字线wlad的电压可从偏移电平v5’增大至第二电压电平lv2。
图24和图25是示出根据示例实施例的用于非易失性存储器装置的读序列的示图。
图24示出了对应于图18中的第一状态s1至第八状态s8的比特值的示例。第一状态s1至第八状态s8可由‘bt3bt2bt1’表示，也即，由第一比特bt1、第二比特bt2和第三比特bt3的不同值表示。例如，如图15所示，第一状态对应于‘111’，第二状态对应于‘110’，第三状态对应于‘100’，第四状态对应于‘000’，第五状态对应于‘010’，第六状态对应于‘011’，第七状态对应于‘001’，并且第八状态对应于‘101’。
在这种情况下，可利用第一读电压vr1和第五读电压vr5确定第一比特bt1，可利用第二读电压vr2、第四读电压v4和第六读电压vr6确定第二比特bt2，并且可利用第三读电压vr3和第七读电压vr7确定第三比特bt3。
图25示出了对应于图15的示例的高-低(high-to-low)读序列。
在读第一比特bt1的情况下，可将第五读电压vr5施加至用于第一读出操作的选择的字线，并且可将第一读电压vr1施加至用于第二读出操作的选择的字线，如参照图10和图11描述的。
在读第二比特bt2的情况下，可将第六读电压vr6、第四读电压vr4和第二读电压vr2按次序施加至用于第一、第二和第三读出操作的选择的字线，如参照图12和图13描述的。
在读第三比特bt3的情况下，可将第七读电压vr7和第三读电压vr3按次序施加至用于第一读出操作和第二读出操作的选择的字线，如参照图11和图12描述的。
图26是示出根据示例实施例的操作非易失性存储器装置的方法的时序图。图26示出了与图25中的第二比特bt2的读操作相对应的操作方法的示例实施例。
参照图26，在正常读操作中，选择的字线wln的电压可按次序改变，以使得选择的字线wln可按次序具有正常读电压vr6、vr4和vr2。与选择的字线wln的电压改变时间点t1～t4同步地，在第一方向(也即，向上的方向)上邻近于选择的字线wln的上邻近字线wln+1的电压和在与第一方向相反的第二方向(也即，向下的方向)上邻近于选择的字线wln的下邻近字线wln-1的电压可按次序改变，以使得邻近字线wln+1和wln-1按次序具有电压电平lv6、lv4和lv2。
连接至邻近字线wln+1和wln-1的多层单元可处于编程状态，也即，图18中的第一至第八阈值电压状态s1～s8。因此，邻近字线wln+1和wln-1的电压在高于阈值电压状态s1～s8中的最高状态s8的阈值电压的电压范围内按次序改变，以导通连接至邻近字线wln+1和wln-1的所有多层单元。换句话说，可将图26中的最低电压电平vl2设置为比最高状态s8的阈值电压要高。
图27是示出根据示例实施例的固态盘或固态驱动(ssd)的框图。
参照图27，ssd1000包括多个非易失性存储器装置1100和ssd控制器1200。
可以可选地构造非易失性存储器装置1100，以接收高电压vpp。非易失性存储器装置1100可为上述存储器装置。根据示例实施例，非易失性存储器装置1100可使至少一条邻近字线的电压改变时序与选择的字线的电压改变时序同步，以减小选择的字线的负载并提高非易失性存储器装置1100的操作速度。
ssd控制器1200通过多个通道ch1至chi连接至非易失性存储器装置1100。ssd控制器1200包括一个或多个处理器1210、缓冲器存储器1220、错误校正码(ecc)电路1230、主机接口1250和非易失性存储器(nvm)接口1260。缓冲器存储器1220存储用于驱动ssd控制器1200的数据。缓冲器存储器1220包括其每个均存储数据或命令的多条存储器线。ecc电路1230计算将在写操作中被编程的数据的错误校正码值，并在读操作中利用错误校正码值来校正读数据的错误。在数据恢复操作中，ecc电路1230校正从非易失性存储器装置1100恢复的数据的错误。
本发明构思的示例实施例可应用于非易失性存储器装置和包括非易失性存储器装置的系统。例如，本发明构思的示例实施例可应用于以下系统，其例如：存储卡、固态驱动器(ssd)、嵌入式多媒体卡(emmc)、移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、摄录像机、个人计算机(pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏机、导航系统、可佩戴装置、物联网(iot)装置、万物联网(ioe)装置、电子书、虚拟现实(vr)装置、增强现实(ar)装置等。
上述单元和/或装置，例如包括存储器控制器(例如，20)和非易失性存储器装置30的存储器系统(例如，10)的组件以及其子组件(例如，控制电路450)，可利用硬件、硬件和软件的组合或存储可被执行以执行其功能的软件的非暂时性存储介质来实现。
硬件可以用各种硬件装置实现，所述硬件装置例如集成电路(ic)、专用集成电路(asic)、现场可编程门阵列(fpga)、复杂可编程逻辑装置(cpld)、片上系统(soc)或处理电路，所述处理电路例如一个或多个中央处理单元(cpu)、一个或多个控制器、一个或多个算术逻辑单元(alu)、一个或多个数字信号处理器(dsp)、一个或多个微计算机、或能够以规定方式响应和执行指令的任何其他装置。
软件可包括计算机程序、程序代码、指令或其某些组合，其用于单独或共同地指示或配置硬件装置以使其按需操作。计算机程序和/或程序代码可包括能够由一个或多个硬件装置(如上述硬件设备中的一个或多个)实现的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器生成的机器代码和使用解释器执行的高级程序代码。
例如，当硬件装置是计算机处理装置(例如，一个或多个处理器、cpu、控制器、alu、dsp、微计算机、微处理器等)时，计算机处理设备可被构造为通过以下操作来执行程序代码：根据程序代码来执行算术操作、逻辑操作和输入/输出操作。一旦程序代码加载到计算机处理装置中，就可以对计算机处理装置进行编程以执行程序代码，从而将计算机处理装置转化为专用计算机处理装置。在更具体的示例中，当程序代码加载到处理器中时，处理器被编程以执行程序代码及其相应的操作，从而将处理器转换为专用处理器。在另一个示例中，硬件装置可为被定制成专用处理电路(例如，asic)的集成电路。
例如计算机处理装置的硬件装置可运行操作系统(os)和一个或多个在os上运行的软件应用。计算机处理装置还可以响应于软件的执行来访问、存储、操作、处理和创建数据。为简单起见，可以将一个或多个示例实施例示出为一个计算机处理装置；然而，本领域技术人员应该理解，硬件装置可包括多个处理元件和多种处理元件。例如，硬件装置可包括多个处理器或处理器和控制器。另外，其它处理构造(例如并行处理器)也是可能的。
软件和/或数据可永久或临时地在任何类型的存储介质中实现，所述存储介质包括但不限于：能够向硬件装置提供指令或数据或能够由硬件装置解释的任何机器、组件、物理或虚拟设备或计算机存储介质或装置。软件也可分布在网络耦合的计算机系统上，使得以分布式方式来存储和执行软件。具体来说，例如，软件和数据可以通过一个或多个计算机可读记录介质来存储，所述计算机可读记录介质包括本文讨论的有形或非暂时性计算机可读存储介质。
根据一个或多个示例实施例，存储介质还可以包括单元和/或装置上的一个或多个存储装置。一个或多个存储装置可以是有形的或非暂时性的计算机可读存储介质，例如随机存取存储器(ram)、只读存储器(rom)、永久性大容量存储装置(例如磁盘驱动器)和/或能够存储和记录数据的任何其他类似的数据存储机构。一个或多个存储装置可被构造为存储用于一个或多个操作系统和/或用于实现本文所述的示例实施例的计算机程序、程序代码、指令或其某些组合。
也可以使用驱动机构将计算机程序、程序代码、指令或其某些组合从单独的计算机可读存储介质加载到一个或多个存储装置和/或一个或多个计算机处理装置中。这种单独的计算机可读存储介质可包括：通用串行总线(usb)闪存驱动器、记忆棒、蓝光/dvd/cd-rom驱动器、存储卡和/或其他类似的计算机可读存储介质。计算机程序、程序代码、指令或其某些组合可以通过网络接口而不是通过计算机可读存储介质从远程数据存储装置加载到一个或多个存储装置和/或一个或多个计算机处理装置中。此外，计算机程序、程序代码、指令或其某些组合可从远程计算系统加载到一个或多个存储装置和/或一个或多个处理器中，所述远程计算系统被构造为通过网络来传递和/或分发计算机程序、程序代码、指令或其某些组合。远程计算系统可以通过有线接口、空中接口和/或任何其他类似介质来传递和/或分发计算机程序、程序代码、指令或其某些组合。
一个或多个硬件装置、存储介质、计算机程序、程序代码、指令或其某些组合可以是处于示例实施例的目的而被专门设计和构造的，或其可以是出于示例实施例的目的而被改变和/或修改的已知装置。
上文示出了示例实施例，并且上文不应解释为是对示例实施例的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易理解，在不实质上偏离本发明构思的示例实施例的情况下，可在示例实施例中进行许多修改。
技术特征：
1.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括多个单元串，所述多个单元串中的每一个包括多个多层单元，所述方法包括以下步骤：
在电压改变时间点将选择的字线的电压电平按次序改变为多个读电压中的不同的读电压；以及
与所述选择的字线的所述电压改变时间点同步地按次序改变邻近字线的电压电平，所述邻近字线邻近于所述选择的字线。
2.根据权利要求1所述的方法，其中，所述按次序改变所述邻近字线的所述电压电平的步骤包括：
在与所述选择的字线的电压电平改变方向相同的方向上改变所述邻近字线的所述电压电平，从而当确定所述多个多层单元的阈值电压状态时，通过所述选择的字线与所述邻近字线之间的电容耦合而导致的电容减小。
3.根据权利要求1所述的方法，其中，
所述按次序改变所述选择的字线的所述电压电平的步骤包括：将所述选择的字线的所述电压电平从用于第(l+1)读出操作的第(l+1)读电压减小至用于第l读出操作的第l读电压，所述第l读电压低于所述第(l+1)读电压，其中l是正整数，并且
所述按次序改变所述邻近字线的所述电压电平的步骤包括：响应于所述选择的字线的所述电压电平从所述第(l+1)读电压减小至所述第l读电压，将所述邻近字线的所述电压电平从第(l+1)电压电平减小至第l电压电平，所述第l电压电平低于所述第(l+1)电压电平。
4.根据权利要求3所述的方法，其中，所述减小所述邻近字线的所述电压电平的步骤减小了所述邻近字线的所述电压电平，以使得所述选择的字线的所述第(l+1)读电压电平与所述邻近字线的所述第(l+1)电压电平之间的差等于所述选择的字线的所述第l读电压与所述邻近字线的所述第l电压电平之间的差。
5.根据权利要求1所述的方法，其中，
所述按次序改变所述选择的字线的所述电压电平的步骤包括：将所述选择的字线的所述电压电平从用于第l读出操作的第l读电压增大至用于第(l+1)读出操作的第(l+1)读电压，所述第(l+1)读电压高于所述第l读电压，其中l是正整数，并且
所述按次序改变所述邻近字线的所述电压电平的步骤包括：响应于所述选择的字线的所述电压电平从所述第l读电压增大至所述第(l+1)读电压，将所述邻近字线的所述电压电平从第l电压电平增大至第(l+1)电压电平，所述第(l+1)电压电平高于所述第l电压电平。
6.根据权利要求5所述的方法，其中，所述邻近字线的所述电压电平增大，以使得所述选择的字线的所述第l读电压与所述邻近字线的所述第l电压电平之间的差等于所述选择的字线的所述第(l+1)读电压与所述邻近字线的所述第(l+1)电压电平之间的差。
7.根据权利要求1所述的方法，其中，在编程操作期间，在将编程电压施加至所述选择的字线之后，所述多个读电压对应于施加至所述选择的字线的多个验证读电压。
8.根据权利要求7所述的方法，其中，连接至所述邻近字线的所述多个多层单元中的多层单元处于擦除状态。
9.根据权利要求8所述的方法，其中，所述按次序改变所述邻近字线的所述电压电平的步骤包括：在高于所述擦除状态的阈值电压的电压范围内按次序改变所述邻近字线的所述电压电平，以导通连接至所述邻近字线的所述多个多层单元中的所述多层单元。
10.根据权利要求7所述的方法，其中，所述非易失性存储器装置是竖直nand闪速存储器装置，并且所述方法还包括以下步骤：
相对于所述竖直nand闪速存储器装置的多条字线，从最上面的字线沿向下的方向执行所述编程操作，其中，
所述邻近字线包括所述选择的字线下方的至少一条字线。
11.根据权利要求7所述的方法，所述非易失性存储器装置是竖直nand闪速存储器装置，并且所述方法还包括以下步骤：
相对于所述竖直nand闪速存储器装置的多条字线，从最下面的字线沿向上的方向执行所述编程操作，其中，
所述邻近字线包括所述选择的字线上方的至少一条字线。
12.根据权利要求1所述的方法，其中，所述按次序改变所述选择的字线的所述电压电平的步骤包括：
将所述选择的字线的所述电压电平从用于第l读出操作的第l读电压增大至偏移电压，其中l是正整数；以及
将所述选择的字线的所述电压电平从所述偏移电压减小至用于第(l+1)读出操作的第(l+1)读电压，所述第(l+1)读电压低于所述偏移电压且高于所述第l读电压。
13.根据权利要求12所述的方法，其中，所述按次序改变所述邻近字线的所述电压电平的步骤包括：
响应于所述选择的字线的所述电压电平从所述第l读电压增大至所述偏移电压，将所述邻近字线的所述电压电平从第l电压电平增大至偏移电平；以及
响应于所述选择的字线的所述电压电平从所述偏移电压减小至所述第(l+1)读电压，将所述邻近字线的所述电压电平从所述偏移电平减小至第(l+1)电压电平，所述第(l+1)电压电平低于所述偏移电平且高于所述第l电压电平。
14.根据权利要求1所述的方法，其中，所述按次序改变所述选择的字线的所述电压电平的步骤包括：
将所述选择的字线的所述电压电平从用于第(l+1)读出操作的第(l+1)读电压减小至偏移电压，其中l是正整数；以及
将所述选择的字线的所述电压电平从所述偏移电压增大至用于第l读出操作的第l读电压，所述第l读电压高于所述偏移电压并且低于所述第(l+1)读电压。
15.根据权利要求14所述的方法，其中，所述按次序改变所述邻近字线的所述电压的步骤包括：
响应于所述选择的字线的所述电压电平从所述第(l+1)读电压减小至所述偏移电压，将所述邻近字线的所述电压电平从第(l+1)电压电平减小至偏移电平；以及
响应于所述选择的字线的所述电压电平从所述偏移电压增大至所述第l读电压，将所述邻近字线的所述电压电平从所述偏移电平增大至第l电压电平，所述第l电压电平高于所述偏移电平且低于所述第(l+1)电压电平。
16.根据权利要求1所述的方法，其中，所述多个读电压对应于在正常读操作期间施加至所述选择的字线的多个正常读电压。
17.根据权利要求16所述的方法，其中，所述邻近字线包括在第一方向上邻近于所述选择的字线的至少一条字线和在第二方向上邻近于所述选择的字线的至少一条字线，所述第二方向与所述第一方向相反。
18.根据权利要求16所述的方法，其中，所述按次序改变所述邻近字线的所述电压电平的步骤包括：在高于所述阈值电压状态中的最高状态的阈值电压的电压范围内按次序改变所述邻近字线的所述电压电平，以导通连接至所述邻近字线的所有多层单元。
19.一种非易失性存储器装置，包括：
至少一个存储器块，其包括多个单元串，所述多个单元串中的每一个包括多个多层单元；以及
控制电路，其被构造为控制读操作以使得，
选择的字线的电压电平在电压改变时间点按次序改变为具有多个读电压中的不同的读电压，以及
与所述选择的字线的所述电压改变时间点同步地按次序改变邻近字线的电压电平，所述邻近字线邻近于所述选择的字线。
20.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括多个单元串，所述多个单元串中的每一个包括在竖直方向上布置的多个多层单元，所述方法包括以下步骤：
通过以从最上面的字线向下的方向和从最下面的字线向上的方向中的一个施加编程电压来执行编程操作；
在电压改变时间点将选择的字线的电压电平按次序改变为多个验证读电压中的不同的读电压，以在将所述编程电压施加至所述选择的字线之后确定所述多个多层单元的阈值电压状态；以及
与所述选择的字线的所述电压改变时间点同步地按次序改变邻近字线的电压电平，所述邻近字线在向下的方向或向上的方向上邻近于所述选择的字线。
技术总结
提供了一种非易失性存储器和操作非易失性存储器装置的方法。该非易失性存储器装置包括多个单元串，并且每个单元串包括多个多层单元。将选择的字线的电压电平按次序改变为按次序具有多个读电压，以确定所述多个多层单元的阈值电压状态。与选择的字线的电压改变时间点同步地按次序改变邻近于选择的字线的邻近字线的电压。通过使选择的字线的电压改变与邻近字线的电压改变这二者在同一方向上同步，选择的字线的负载减小，并且非易失性存储器装置的操作速度增加。
技术研发人员：高贵汉;金真怜;朴一汉;任琫淳
受保护的技术使用者：三星电子株式会社
技术研发日：.03.26
技术公布日：.11.22
