本申请要求于9月27日在韩国知识产权局提交的第10--0125322号韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及一种非易失性存储装置及其操作方法。
背景技术：
通常，半导体存储装置被分成易失性存储装置和非易失性存储装置，在易失性存储装置中存储的信息随着供电中断而丢失，而非易失性存储装置即使在供电中断时也能够持续地保持所存储的信息。NAND闪存装置目前被广泛地用作非易失性存储装置。
为了提高NAND闪存装置的集成度，使用在一个存储单元中存储2位数据的MLC(多级单元)或者在一个存储单元中存储3位数据的TLC(三级单元)。由于MLC或TLC在对应于读取电压的电压状态之间具有小的余量，因此在读取数据中错误位会增加。
为了检测和纠正这种错误位，已经提出了各种类型的读取方法或纠错方法。
技术实现要素：
本公开的一方面提供了一种具有改善的性能和可靠性的非易失性存储装置。
本公开的另一方面提供了一种操作具有改善的性能和可靠性的非易失性存储装置的方法。
根据本公开的一个方面，一种非易失性存储装置包括：单元阵列，所述单元包括被配置为存储程序数据的多个存储单元；以及页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的连接到感测节点的一条位线连接到所述多个存储单元中的一组存储单元，并且被配置为基于所述多个存储单元中的所述一组存储单元的数据状态生成输出数据。所述多个页面缓冲单元中的第一页面缓冲单元包括：第一锁存器，所述第一锁存器被配置为基于所选的存储单元的数据状态在使所述感测节点的电压电平演变之后来在第一时间点锁存第一读取数据；第二锁存器和第三锁存器，所述第二锁存器和所述第三锁存器被配置为在使所述感测节点的电压电平演变之后分别在第二时间点和第三时间点锁存第二读取数据和第三读取数据，其中，所述第二时间点早于所述第一时间点，所述第三时间点晚于所述第一个时间点；以及第四锁存器，所述第四锁存器被配置为基于所述第二读取数据和所述第三读取数据生成第四读取数据。所述第一页面缓冲单元被配置为根据是否能够对所述第一读取数据进行纠错，来选择性地将所述第四读取数据作为所述输出数据输出。
根据本公开的另一方面，一种非易失性存储装置包括：单元阵列，所述单元包括被配置为存储程序数据的多个存储单元；以及页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的连接到感测节点的一条位线连接到所述多个存储单元中的一组存储单元，并且被配置为基于所述多个存储单元中的所述一组存储单元的数据状态生成输出数据。所述多个页面缓冲单元中的第一页面缓冲单元包括：第一锁存器至第三锁存器，所述第一锁存器至所述第三锁存器被配置为响应于从存储器控制器接收到的单个读取命令，基于所选的存储单元的数据状态在使所述感测节点的电压电平演变之后，来分别在第一时间点至第三时间点锁存第一读取数据至第三读取数据，其中，所述第一时间点至所述第三时间点彼此不同；以及第四锁存器，所述第四锁存器被配置为基于所述第二读取数据和所述第三读取数据生成第四读取数据。所述第一页面缓冲单元被配置为根据是否能够通过纠错码(ECC)电路对所述第一读取数据进行纠错，来选择性地将所述第四读取数据作为所述输出数据输出。
根据本公开的另一方面，一种操作非易失性存储装置的方法，所述方法包括：将读取电压施加到多条字线中的与多个存储单元中的第一存储单元连接的第一字线；对多条位线中的与所述第一存储单元连接的第一位线进行预充电；将连接到所述第一位线的感测节点充电到第一电压；基于所述第一存储单元的数据状态，通过所述第一位线使所述感测节点的电压电平演变；在使所述感测节点的电压电平演变之后，在第一时间点锁存第一读取数据；在使所述感测节点的电压电平演变之后，分别在第二时间点和第三时间点锁存第二读取数据和第三读取数据，其中，所述第一时间点至所述第三时间点彼此不同；基于所述第二读取数据和所述第三读取数据生成第四读取数据；以及根据是否能够对所述第一读取数据进行纠错，来选择性地输出所述第四读取数据。
附图说明
通过参照附图详细说明本公开的示例性实施例，本公开的上述和其他方面和特征将变得更加明显，其中：
图1是例示了根据本公开的一些实施例的非易失性存储系统的框图；
图2是例示了根据本公开的一些实施例的图1中所示的非易失性存储装置的框图；
图3是例示了作为示例的包括在单元阵列中的块结构的电路图，图4是例示了包括在单元阵列中的单元串和页面缓冲器的配置的电路图；
图5是例示了根据本公开的一些实施例的图4的页面缓冲器的结构的示意图；
图6A例示了在TLC存储器的正常编程操作之后的编程状态和擦除状态的阈值电压分布，图6B例示了在TLC中完成存储并且存储单元的特性劣化之后重复进行编程和擦除的情况下的阈值电压分布；
图7是例示了根据本公开的一些实施例的非易失性存储装置的操作方法的流程图；
图8是例示了由根据本公开的一些实施例的非易失性存储装置执行的硬判决读取操作和软判决读取操作的示意图；
图9和图10是例示了由根据本公开的一些实施例的非易失性存储装置以在不同的演变时间点锁存感测节点的数据的方式来存储数据的方法的时序图；以及
图11和图12是例示了根据本公开的一些实施例的非易失性存储装置的操作的流程图。
具体实施方式
通过参考以下优选实施例的详细描述和附图，可以更容易地理解本公开的优点和特征及其实现方法。然而，本公开可以以许多不同的形式实施，并且不应当被解释为限于本文所阐述的实施例。在附图中，为了清楚起见，夸大了层和区域的厚度。
图1是例示了根据本公开的一些实施例的非易失性存储系统100的框图。
参照图1，非易失性存储系统100包括存储器控制器110和非易失性存储装置120。图1中所例示的非易失性存储系统100可以包括但不限于基于闪存的数据存储介质，诸如存储卡、通用串行总线(USB)存储器和固态硬盘(SSD)。
存储器控制器110控制非易失性存储装置120的操作。具体地，存储器控制器110可以沿着连接到非易失性存储装置120的输入和输出线提供命令(CMD)、地址(ADDR)、控制信号(CTRL)和数据(DATA)。
由存储器控制器110提供给非易失性存储装置120的控制信号CTRL可以包括但不限于例如芯片使能(CE)、写入使能(WE)、读取使能(RE)等。
存储器控制器110可以包括纠正非易失性存储装置120的错误位的纠错码(ECC)电路115。ECC电路115可以纠正包括在非易失性存储装置120的数据中的错误位。
具体地，ECC电路115可以对要在非易失性存储装置120中编程的数据执行纠错编码，并且可以生成包括奇偶校验位的数据。奇偶校验位可以与原始数据一起存储在非易失性存储装置120中。
此外，ECC电路115可以对从非易失性存储装置120读取的数据执行纠错解码。ECC电路115确定纠错解码的成功或失败，并且可以根据确定结果输出指令信号。ECC电路115可以使用在ECC编码时生成的奇偶校验位来纠正数据的错误位。
然而，ECC电路115可以纠正的错误位的数目是有限的。如果数据中出现的错误位比能够被ECC电路115校正纠正的错误位多，则可能出现UECC(不可纠正的纠错码)错误。
ECC电路115可以例如使用诸如LDPC(低密度奇偶校验)码、BCH(Bose Chaudhuri Hocquenghem)码、涡轮码、Reed-Solomon码、卷积码、RSC(递归系统码)、TCM(网格编码调制(Trellis Coded Modulation))和BCM(分组编码调制(Block Coded Modulation))之类的编码调制来执行纠错，但是本公开不限于此。
在一些实施例中，如果出现的错误位比可以纠正的错误位多，则ECC电路115产生UECC错误。如果在第一读取电压中出现UECC错误，则存储器控制器110可以使用与第一读取电压不同的第二读取电压来从非易失性存储装置120中读取数据。稍后将描述读取存储在非易失性存储装置120中的数据的操作的详细描述。
存储器控制器110和非易失性存储器件120中的每个均可以被提供为一个芯片、一个封装件、一个模块等。存储器控制器110和非易失性存储装置120可以使用例如PoP(堆叠式封装)、球栅阵列(BGA)、芯片级封装(CSP)、塑料带引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料标准四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型封装(SOIC)、缩小型小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四边扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级封装(WFP)和晶片级处理堆叠封装(WSP)来安装。
图2是根据本公开的一些实施例的用于说明图1中所示的非易失性存储装置120的框图，图3是用于说明作为示例的包括在单元阵列150中的块BLK1的结构的电路图。
参照图2和图3，非易失性存储装置120包括电压发生器130、地址解码器140、单元阵列150、控制逻辑160、相位缓冲器180以及数据输入和输出电路(即，数据I/O电路)190。
电压发生器130从存储器控制器110接收电源电压PWR，并且可以产生读取或写入数据所需的字线电压。字线电压可以经由地址译码器140被提供给单元阵列150。
单元阵列150可以通过位线BL连接到页面缓冲器180。单元阵列150可以包括多个NAND单元串。包括在单元阵列150中的NAND单元串包括各自的通道，并且这些通道可以在垂直方向或水平方向上形成。
单元阵列150可以包括构成NAND单元串的多个存储单元。可以通过提供给字线WL或位线BL的电压对多个存储单元进行编程、擦除和读取。单元阵列150以页面为基础执行编程和读取操作，并且可以以块(BLK0至BLKi)为基础执行擦除操作。
将参照图3更详细地描述单元阵列150的示例性结构。
参照图3，例示了包括在单元阵列150中的存储块BLK1的示例性结构。存储块BLK1可以具有三维结构。具体地，存储块BLK1可以包括沿垂直于基板的方向布置的多个单元串(NS11至NS13、NS21至NS23和NS31至NS33)。
单元串NS11至NS31可以连接在第一位线BL0与公共源极线CSL之间。单元串NS12至NS32可以连接在第二位线BL1与公共源极线CSL之间。单元串NS13至NS33可以连接在第三位线BL2与公共源极线CSL之间。
单元串NS11至NS13可以连接到第一接地选择线GSL1、第一串选择线SSL1、公共源极线CSL和多条字线(WL1至WL8)。
单元串NS21至NS23可以连接到第二接地选择线GSL2、第二串选择线SSL2、公共源极线CSL和多条字线(WL1至WL8)。
单元串NS31至NS33可以连接到第三接地选择线GSL3、第三串选择线SSL3、公共源极线CSL和多条字线(WL1至WL8)。
多个单元串(NS11至NS13、NS21至NS23和NS31至NS33)中的每一个可以包括在垂直于基板的方向上对准的多个存储单元(MC1至MC8)。在图3中，示出了一个单元串(例如，NS11)包括八个存储单元(MC1至MC8)，但是这是示例，并且本公开不限于对于每个单元串包括八个存储单元。
同一行的单元串的选择晶体管SST可以共享串选择线SSL。不同行的单元串的串选择晶体管SST可以分别连接到不同的串选择线(SSL1至SSL3)。
同一行的单元串(NS11至NS13、NS21至NS23和NS31至NS33)可以共享字线(WL1至WL8)。在与基板相同的高度处，连接到不同行的单元串NS的存储单元(MC1至MC8)的字线(WL1至WL8)可以共同连接。
当涉及方位、布局、位置、形状、尺寸、量或其他度量时，本文使用的诸如“相同”、“相等”、“平面”或“共面”的术语不一定意味着完全相同的方位、布局、位置、形状、尺寸、量或其他度量，而旨在涵盖在可能由于例如制造过程而出现的可接受的变化内的几乎相同的方位、布局、位置、形状、尺寸、量或其他度量。本文可以使用术语“基本上”来反映这种含义。例如，描述为“基本上相同”、“基本上相等”或“基本上平面的”的项可以是完全相同、相等或平面的，或者可以在可能由于例如制造过程而出现的可接受的变化内是相同、相等或平面的。
同一行的单元串的接地选择晶体管GST可以共享接地选择线GSL。不同行的单元串的接地选择晶体管GST可以分别连接到不同的接地选择线(GSL1至GSL3)。
在图3中，已经描述了作为示例的存储块BLK1的结构。然而，明显的是，图3的存储块BLK1的结构也可以应用于包括在单元阵列150中的其他存储块(BLK0和BLK2至BLKi)的情况。
在下文中，将基于图2的单元阵列150具有图3所示的存储块的结构的假设给出描述。
一起参照图2和图3，地址译码器140可以经由选择线(SSL1至SSL3和GSL1至GSL3)或字线(WL1至WL8)连接到单元阵列150。在编程或读取操作时，地址译码器140可以基于由存储器控制器110提供的地址ADDR来提供用于选择字线之一(例如，WL1)的编程电压或读取电压。
控制逻辑160可以使用命令CMD、地址ADDR等来控制诸如对单元阵列150的编程、读取和擦除之类的操作。例如，在对存储在单元阵列150中的数据进行读取操作时，控制逻辑160基于命令CMD和地址ADDR控制地址译码器140，使得读取电压被供应到字线(WL1至WL8)。同时，控制逻辑160可以通过控制页面缓冲器180和数据输入和输出电路19来读取所选页面的数据。
如稍后将描述的，控制逻辑160可以提供用于控制包括在页面缓冲器180中的锁存器181至185的锁存信号(LS1至LS4)和转储信号(dump signal)Dump。包括在页面缓冲器180中的锁存器181至185可以分别基于锁存信号(LS1至LS4)和转储信号Dump来感测感测节点S0的电压电平。
在本公开的一些实施例中，控制逻辑160可以包括计数单元170。计数单元170可以根据从页面缓冲器180感测到的数据，对与特定阈值电压范围相对应的多个存储单元进行计数。稍后将对此进行详细描述。
在附图中按照功能块、单元和/或模块示出了实施例，并且描述了实施例。这些块、单元和/或模块可以通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等的电子(或光学)电路物理地实现，可以使用半导体制造技术和/或其他制造技术将它们一起形成在单个集成电路中(例如，作为单个半导体芯片)或者形成为单独的集成电路和/或分立组件(例如，一起连接在印刷电路板上的若干个半导体芯片)。这些块、单元和/或模块可以由处理器(例如，微处理器、控制器、CPU、GPU)或使用软件(例如，微代码)编程的处理器来实现，以执行本文所讨论的各种功能。每个块、单元和/或模块可以由专用硬件实现，或者被实现为执行某些功能的专用硬件和执行其他功能的处理器的组合。另外，实施例的每个块、单元和/或模块可以通过物理上分离的电路来实现，并且不需要形成为单个集成电路。
根据本公开的一些实施例，图4是用于说明连接到单元阵列150的页面缓冲器180的配置的电路图，图5是用于说明图4的页面缓冲单元PB0的结构的框图。
参照图4和图5，页面缓冲器180可以经由位线(BL0至BLn-1)连接到单元阵列150。页面缓冲器180可以作为写入驱动器或读出放大器而操作。在对单元阵列150进行读取操作时，页面缓冲器180可以通过位线(BL0至BLn-1)感测存储在所选的存储单元中的数据。
页面缓冲器180可以包括连接到各条位线(BL0到BLn-1)的多个页面缓冲单元(PB0、PB1、...、PBn-1)。
页面缓冲单元PB0可以包括通过一个或更多个电路(例如，逻辑电路，未示出)连接到位线BL0的感测节点S0、以及连接到感测节点S0的多个锁存器181、182、183、184和185。页面缓冲器180包括多个页面缓冲单元(PB0、PB1、...、PBn-1)，并且多个页面缓冲单元(PB0、PB1、...、PBn-1)中的每一个可以包括多个锁存器181、182、183、184和185。
页面缓冲单元PB0可以包括第一锁存器181至第四锁存器184以及C锁存器185。在图5中，页面缓冲单元PB0被示例性地示出为包括五个锁存器181至185，但是本公开不限于此。
第一锁存器181至第三锁存器183中的每一个可以存储被存储在单元串NS0的存储单元中的数据状态。也就是说，指示是否导通/关断根据每条字线电压所选择的存储单元的数据可以存储在第一锁存器181至第三锁存器183中。页面缓冲单元PB0中的第一锁存器181至第三锁存器183可以在基于所选的存储单元的数据使得感测节点S0的电压电平演变之后，来在不同条件下锁存数据(例如，在不同的时间点锁存)，并且可以将锁存的数据存储在第一锁存器181至第三锁存器183中。在感测节点S0的电压电平演变期间，连接到所选的存储单元的字线被施以具有相同电压电平的读取电压。
第一锁存器181至第三锁存器183可以从控制逻辑160接收第一至第三锁存信号(LS1至LS3)。
第一锁存器181至第三锁存器183可以在基于所选的存储单元的数据使得感测节点S0的电压电平演变之后，来在不同的演变时间点锁存数据，并且可以存储指示了是否导通/关断存储单元的数据。
第一锁存器181在感测节点S0的电压电平演变之后响应于第一锁存信号LS1锁存第一读取数据，并且可以存储指示了是否导通/关断包括在单元串NS0中的存储单元的第一读取数据。第一锁存器181可以将是否导通/关断存储单元的确定结果存储为第一读取数据。
第二锁存器182在感测节点S0的电压电平演变之后响应于第二锁存信号LS2锁存第二读取数据，并且可以存储指示了是否导通/关断包括在单元串NS0中的存储单元的第二读取数据。第二锁存器182可以将是否导通/关断存储单元的确定结果存储为第二读取数据。
第三锁存器183在感测节点S0的电压电平演变之后响应于第三锁存信号LS3锁存第三读取数据，并且可以存储指示了是否导通/关断包括在单元串NS0中的存储单元的第三读取数据。第三锁存器183可以将是否导通/关断存储单元的确定结果存储为第三读取数据。
此外，第一至第三锁存信号(LS1至LS3)可以分别在不同的时间点提供给第一锁存器181至第三锁存器183。例如，第一锁存信号LS1在参考时间点(例如，图9中的时间点T2)被提供给第一锁存器181，使得第一锁存器181在感测节点S0的电压电平演变之后、在参考时间点锁存第一读取数据。
第二锁存信号LS2在与参考时间点不同的第一时间点(例如，图9中的时间点T2-Δ)被提供给第二锁存器182，使得第二锁存器182在感测节点S0的电压电平演变之后、在第一时间点锁存第二读取数据。第一时间点可以是例如比参考时间点早预定时间的时间点。
另一方面，第三锁存信号LS3在比第一时间点晚的第二时间点(例如，图9中的时间点T2+Δ)被提供给第三锁存器183，使得第三锁存器183在感测节点S0的电压电平演变之后、在第二时间点锁存第三读取数据。第二时间点可以是例如比参考时间点晚预定时间的时间点。
第一锁存器181至第三锁存器183中的每一个在感测节点S0的电压电平演变之后在不同时间点锁存数据的配置，获得了与如下配置类似的效果：通过将不同电压电平的字线电压施加到同一字线来读取是否导通/关断存储单元。稍后将对此进行详细描述。
第四锁存器184可以存储基于存储在第二锁存器182中的第二读取数据和存储在第三锁存器183中的第三读取数据而生成的第四读取数据。
在本公开的一些实施例中，第四锁存器184可以基于存储在第二锁存器182和第三锁存器183中的软判决读取值(例如，第二读取数据和第三读取数据)来存储软判决数据(例如，第四读取数据)。具体地，第四锁存器184可以将通过对存储在第二锁存器182和第三锁存器183中的数据执行XNOR操作而获得的数据，存储为第四读取数据。页面缓冲单元PB0可以使用XNOR门186生成要存储在第四锁存器184中的第四读取数据。
在将数据提供给数据输入和输出电路190之前，控制逻辑160可以将第一锁存器181至第四锁存器184的数据临时存储在C锁存器185中。C锁存器185可以通过转储信号Dump锁存和存储第一锁存器181至第四锁存器184的数据。
数据输入和输出电路190可以经由数据线DL连接到页面缓冲器180。此外，数据输入和输出电路190可以将从页面缓冲器180输出的数据提供给存储器控制器110。
数据输入和输出电路190在编程操作期间从存储器控制器110接收要编程到非易失性存储装置120的单元阵列150中的数据，并且可以在读取操作期间将存储在单元阵列150中的读取数据提供给存储器控制器110。
在示例实施例中，对于非易失性存储装置120的操作，非易失性存储装置120可以从存储器控制器110接收单个读取命令，电压发生器130可以产生具有第一电压电平的读取电压，地址译码器140可以将读取电压供应到单元阵列150的所选字线，并且页面缓冲单元PB0可以通过分别在不同的时间点T2-Δ、T2和T2+Δ锁存感测节点的数据状态来产生第一至第三读取数据。
在示例实施例中，页面缓冲单元PB0可以响应于从存储器控制器110接收到的单个读取命令或另外的命令而生成第四读取数据。
图6A例示了在TLC存储器的正常编程操作之后的编程状态和擦除状态的阈值电压分布。
参照图6A，在能够在一个存储单元中存储3位的TLC存储器的情况下，为了在一个存储单元中对三个位进行编程，在存储单元中形成八个阈值电压中的任何一个。然而，由于多个存储单元之间的电特性的差异，用相同的数据编程的多个存储单元的阈值电压可以形成在特定范围内的阈值电压分布。
在如图6A中所示的TLC的情况下，形成了对应于一个擦除状态E和七个编程状态(P1至P7)的阈值电压分布。此外，图6A例示了这样的情况，即，阈值电压分布就像刚刚在数据被编程之后理想地分布，并且对于每个阈值电压分布获得了读取电压(Vread1至Vread7)。
图6B例示了在被编程的存储单元的特性由于连接到与被编程的存储单元的字线相邻的字线的存储单元的重复编程和擦除而劣化的情况下的阈值电压分布。
参照图6B，例示了这样的情况，即，随着时间流逝，与存储在存储单元中的电子的放电所产生的电荷损失相一致地，阈值电压分布向左或向右移动。结果，擦除状态E和七个编程状态(E1至E7)的阈值电压分布会彼此交叠。
当阈值电压分布交叠时，在施加读取电压时可能出现由很多错误位引起的UECC。即，当施加第一读取电压Vread 1时，导通单元(on-cell)的情况表示擦除状态E，而关断单元(off-cell)的情况表示状态P1。然而，在如图6B所示的交叠的情况下，通过在不考虑导通单元状态的情况下读取关断单元，被确定为错误位的概率会增加。
因此，根据本公开实施例的非易失性存储装置使用硬判决和软判决作为用于纠正这种错误位的机制。
图7是用于说明根据本公开的一些实施例的非易失性存储装置的操作方法的流程图。
参照图7，根据本公开的一些实施例的非易失性存储装置的操作方法包括从存储器控制器110接收读取请求命令CMD(例如，读取命令)和地址ADDR(S110)。
随后，存储器控制器110可以对存储在非易失性存储装置120中的数据执行读取操作(S120)。将参照图8和图10描述由非易失性存储装置执行的读取操作。
在操作S130中，页面缓冲单元PB0可以将存储在C锁存器185(例如，第五锁存器)中的数据(例如，硬判决数据)输出到数据输入和输出电路190，并且数据输入和输出电路190可以将硬判决数据提供给存储器控制器110的ECC电路115。
在操作S140中，ECC电路115对硬判决数据执行纠错。如果纠错失败(即，出现UECC)，则该方法可以进行到操作S150。
在操作S150中，页面缓冲单元PB0可以将存储在C锁存器185中的数据(例如，软判决数据)提供给数据输入和输出电路190，并且数据输入和输出电路190可以将软判决数据提供给存储器控制器110的ECC电路115。ECC电路115可以使用软判决数据再次执行纠错。在操作S150中，当数据输入和输出电路190输出软判决数据时，可以输出软判决数据的比率信息。例如，软判决数据的比率信息可以是时间点T2和T2-Δ之间的时间差与时间点T2和T2+Δ之间的时间差的比率。
图8是用于说明由根据本公开的一些实施例的非易失性存储装置执行的硬判决读取操作和软判决读取操作的示意图。尽管稍后将进行另外描述，但是本公开的非易失性存储装置在感测节点S0的电压电平演变之后获得第一锁存器181至第三锁存器183在不同时间点锁存数据的效果，从而用相同字线上的不同电压电平的读取电压来读取存储单元的数据。然而，为了便于描述，假设参照图8使用三个读取电压(VR1、VR2和VR3)来执行硬判决读取操作和软判决读取操作。
硬判决读取操作意味着正常的数据读取操作，并且意味着当读取电压被供应到存储单元的字线时，存储在存储单元中的数据依据存储单元的导通(ON)状态或关断(OFF)状态而被读取为1或0。
在图8中，硬判决读取电压指的是VR1。当VR1通过字线施加到存储单元时，如果存储单元处于ON状态，则硬判决数据变为“1”，而如果存储单元处于OFF状态，则硬判决数据变为“0”。图8例示了如下配置：基于硬判决读取电压VR1，通过将位于左侧的电压电平确定为ON(1)并且通过将位于右侧的电压电平确定为OFF(0)，可以将硬判决数据设置为1、1、0和0。
基于硬判决读取电压VR1生成的硬判决数据可以通过位线BL发送到页面缓冲器180。第一锁存器181在感测节点S0的电压电平演变之后基于第一锁存信号LS1(图5中)锁存第一读取数据，并将第一读取数据存储为硬判决数据。控制逻辑160基于地址ADDR产生第一锁存信号LS1，并且可以使用第一锁存信号LS1控制第一锁存器181。
软判决读取操作意味着：使用参照硬判决读取电压VR1而具有特定差异的至少一个或更多个读取电压，来读取是否导通或关断存储单元的确定结果。
在图8中，软判决读取电压指的是VR2和VR3。这里，VR2被定义为第一软判决读取电压，VR3被定义为第二软判决读取电压。第一软判决读取电压VR2小于硬判决读取电压VR1，第二软判决读取电压VR3可以大于硬判决读取电压VR1。第一软判决读取电压VR2和硬判决读取电压VR1之间的电压差可以与第二软判决读取电压VR3和硬判决读取电压VR1之间的电压差相同，但是本公开不限于此。
如图8所示，通过将第一软判决读取电压VR2施加到字线而确定的第一软判决读取值是1、0、0和0，通过将第二软判决读取电压VR3施加到字线而确定的第二软判决读取值是1、1、1和0。
由第一软判决读取电压VR2和第二软判决读取电压VR3产生的第一软判决读取值和第二软判决读取值可以经由位线BL发送给页面缓冲器180。第二锁存器182在感测节点S0的电压电平演变之后基于第二锁存信号LS2(图5中)锁存第二读取数据，并将第二读取数据存储为第一软判决读取值。第三锁存器183在感测节点S0的电压电平演变之后基于第三锁存信号LS3(图5中)锁存第三读取数据，并将第三读取数据存储为第二软判决读取值。控制逻辑160基于地址ADDR产生第二和第三锁存信号(LS2和LS3)，并且可以使用第二和第三锁存信号来控制第二锁存器182和第三锁存器183。在这种情况下，第一锁存信号LS1至第三锁存信号LS3可以是相同的信号。
可以基于第一和第二软判决读取值生成作为软判决数据的第四读取数据。在一些实施例中，软判决数据可以是通过对第一和第二软判决读取值互相执行XNOR操作而生成的数据。作为对先前获得的第一和第二软判决读取值执行XNOR操作的结果，可以将软判决数据生成为1、0、0和1。
软判决数据可以增加硬判决数据的可靠性。例如，当软判决数据是1时，其意味着硬判决数据可能具有强的可靠性，而当软判决数据为0时，其意味着硬判决数据可能具有弱的可靠性。
第四锁存器184可以基于第四锁存信号LS4(图5中)的控制来存储软判决数据。或者，控制逻辑160包括用于基于第一和第二软判决读取值产生软判决数据的逻辑电路，并且可以将从逻辑电路产生的软判决数据提供给第四锁存器184。
图9和图10是用于说明根据本公开的一些实施例的非易失性存储装置以在不同的演变时间点锁存感测节点的数据的方式存储数据的方法的时序图。
在时间点T0与时间点T1之间执行位线BL0的预充电操作。连接到位线BL0的感测节点S0可以在预充电操作期间被充电到特定电压电平(例如，VSO)。例如，感测节点S0可以由电源电压PWR充电。
在时间点T1处切断从电源电压PWR到感测节点S0的供电。当读取电压施加到所选的字线时，依据是否导通/关断存储单元，感测节点S0的电压电平根据流到位线BL0的电流的幅值而改变(即，电压电平正在演变)。例如，当所选的存储单元是导通单元时，流过位线BL0的电流相对较大，因此，感测节点S0的电压电平相对快速地降低。当所选的存储单元是关断单元时，流过位线BL0的电流相对较小，因此，感测节点S0的电压电平将相对恒定。
当感测节点的演变时间增长时(例如，第三锁存信号LS3晚于第二锁存信号LS2被启用)，最初被确定为关断单元的存储单元可以被确定为导通单元。另一方面，当感测节点的演变时间缩短时(例如，第一锁存信号LS1早于第二锁存信号LS2被启用)，最初被确定为导通单元的存储单元可以被确定为关断单元。
第一锁存器181可以在时间点T2响应于第一锁存信号LS1在感测节点S0的电压电平演变之后锁存第一读取数据，第二锁存器182可以在时间点T2-Δ响应于第二锁存信号LS2在感测节点S0的电压电平演变之后锁存第二读取数据，第三锁存器183可以在时间点T2+Δ响应于第三锁存信号LS3在感测节点S0的电压电平演变之后锁存第三读取数据。
例如，在存储单元的阈值电压的电平与提供给字线的读取电压(例如，图8中的VR1)的电平相似的情况下，当延长感测节点S0的演变时间时，可以提供增大读取电压的效果。另一方面，当缩短感测节点S0的演变时间时，在存储单元的阈值电压的电平与读取电压(例如，VR1)的电平相似的情况下，可以获得降低读取电压的效果。
在示例实施例中，页面缓冲单元PB0可以通过从存储器控制器110接收单个读取命令，分别在不同的时间点T2-Δ、T2和T2+Δ响应于第一锁存信号LS1至第三锁存信号LS3来锁存第一至第三读取数据。页面缓冲单元PB0还可以通过从存储器控制器110接收单个读取命令来产生第四读取数据(即，软判决数据)并响应于第四锁存信号LS4来锁存软判决数据。在其他示例实施例中，页面缓冲单元PB0可以通过从存储器控制器110接收另外的命令来生成软判决数据。
参照图10，例示了不受感测节点S0的演变时间影响的强的关断单元电压曲线C0或强的导通单元电压曲线C1。这里，感测节点S0的电压被示为VS0，位线的电压被示为VBL。作为示例，在时间点T0处，页面缓冲单元PB0可以开始将感测节点S0充电到电压电平V3。作为另一示例，在时间点T0处，页面缓冲单元PB0可以完成将感测节点S0充电到电压电平V3。
另外，例示了会受到感测节点S0的演变时间影响的电压曲线C2、C3和C4。电压曲线C2的情况例示了在具有比读取电压V2低的阈值电压的存储单元的感测节点S0的电压变化。电压曲线C3的情况例示了在具有与读取电压V2基本相似的阈值电压的存储单元的感测节点S0的电压变化。电压曲线C4例示了在具有比读取电压V2高的阈值电压的存储单元的感测节点S0的电压变化。
例如，当以时间点T2为参照将锁存时间提前(例如，T2-Δ)时，对应于电压曲线C2的存储单元可以被锁存到对应于关断单元的逻辑值。这与降低读取电压具有相同的效果。
相反，当以时间点T2为参照延迟锁存时间(例如，T2+Δ)时，对应于电压曲线C4的存储单元被锁存到对应于导通单元的逻辑值。这与增加读取电压具有相同的效果。
如上所述，根据本公开的实施例的非易失性存储装置通过在演变时调整锁存时间点来获得与改变读取电压以感测存储在存储单元中的数据相同的效果。可以通过调整提供给第一锁存器181至第三锁存器183的第一至第三锁存信号(LS1至LS3)的供应时间点来实现锁存时间点的调整。因此，第一锁存器181至第三锁存器183对感测节点S0的锁存操作可以在短时间内完成，然后可以在比改变提供给字线的读取电压的情况更短的时间内完成存储单元的读取操作。
这里，通过在时间点T2时锁存感测节点S0的电压而获得的数据可以与由图8中的硬判决读取电压VR1感测的数据相同。通过在时间点T2-Δ时锁存感测节点S0的电压而获得的数据可以与由图8中的第一软判决读取电压VR2感测的数据相同。通过在时间点T2+Δ时锁存感测节点S0的电压而获得的数据可以与由图8中的第二软判决读取电压VR3感测的数据相同。
在完成第一锁存器181至第三锁存器183的锁存操作之后，执行存储在第二锁存器182中的第二读取数据与存储在第三锁存器183中的第三读取数据之间的XNOR操作，并且可以将XNOR操作的结果存储在第四锁存器184中。
再次参照图7，存储器控制器110接收存储在第一锁存器181中的硬判决数据，并使用ECC电路115确定在硬判决数据中是否出现UECC错误(S140)。如果未出现UECC错误，则存储在第一锁存器181中的硬判决数据经由数据线DL提供给数据输入和输出电路190。例如，在页面缓冲器180将存储在第一锁存器181中的硬判决数据转储到C锁存器185之后，页面缓冲器180可以将存储在C锁存器185中的硬判决数据提供给数据输入和输出电路190。之后，数据输入和输出电路190可以将硬判决数据提供给存储器控制器110的ECC电路115。ECC电路115可以尝试使用所提供的硬判决数据来纠正错误位。
当出现UECC错误时，存储在第四锁存器184中的软判决数据经由数据线DL提供给数据输入和输出电路190。例如，在页面缓冲器180将存储在第四锁存器184中的软判决数据转储到C锁存器185之后，页面缓冲器180可以将存储在C锁存器185中的软判决数据提供给数据输入和输出电路190。之后，数据输入和输出电路190可以将软判决数据提供给存储器控制器110的ECC电路115。在一些实施例中，ECC电路115可以尝试使用所提供的软判决数据再次纠正错误位。
在一些实施例中，可以通过图8中执行的硬判决数据和软判决数据的读取操作来执行片上谷值搜索(on-chip valley search)操作。
例如，计数单元170可以分别对由第一读取电压VR1和第二读取电压VR2确定为导通单元的存储单元的数目进行计数。由第一读取电压VR1确定为导通单元的存储单元指的是具有低于第一读取电压VR1的阈值电压的存储单元。由第二读取电压VR2确定为导通单元的存储单元指的是具有低于第二读取电压VR2的阈值电压的存储单元。如果从由第一读取电压VR1确定为导通单元的存储单元的数目中减去由第二读取电压VR2确定为导通单元的存储单元的数目，则计算出具有介于第一读取电压VR1和第二读取电压VR2之间的电压电平作为阈值电压的存储单元的数目。
此外，计数单元170可以分别对由第一读取电压VR1和第三读取电压VR3确定为关断单元的存储单元的数目进行计数。由第一读取电压VR1确定为关断单元的存储单元指的是具有高于第一读取电压VR1的阈值电压的存储单元。由第三读取电压VR3确定为关断单元的存储单元指的是具有高于第三读取电压VR3的阈值电压的存储单元。如果从由第一读取电压VR1确定为导通单元的存储单元的数目中减去由第三读取电压VR3确定为导通单元的存储单元的数目，则计算出具有介于第一读取电压VR1和第三读取电压VR3之间的电压电平作为阈值电压的存储单元的数目。
然而，对这种存储单元的数目的计数不需要添加特殊处理。在更早地确定硬判决数据和软判决数据的过程中，计数单元170可以根据存储在第一锁存器181至第三锁存器183中的数据对被确定为导通单元和关断单元的存储单元进行计数。
当将具有在第一读取电压VR1与第二读取电压VR2之间的电压电平作为阈值电压的存储单元的数目与具有在第一读取电压VR1与第三读取电压VR3之间的电压电平作为阈值电压的存储单元的数目进行比较时，可以确定存储单元的分布谷值。
例如，当具有在第一读取电压VR1与第二读取电压VR2之间的电压电平作为阈值电压的存储单元的数目类似于具有在第一读取电压VR1与第三读取电压VR3之间的电压电平作为阈值电压的存储单元的数目时，第一读取电压VR1可以被确定为分布谷值。或者，如果具有在第一读取电压VR1与第二读取电压VR2之间的电压电平作为阈值电压的存储单元的数目大于具有在第一读取电压VR1与第三读取电压VR3之间的电压电平作为阈值电压的存储单元的数目时，分布谷值很可能位于第一读取电压VR1与第二读取电压VR2之间。
对于执行片上谷值搜索，根据本公开的实施例的非易失性存储装置通过调整提供给第一锁存器181至第三锁存器183的第一至第三锁存信号(LS1至LS1)的提供时间点，可以获得与将不同的读取电压施加到同一字线的情况相同的效果。
图11是例示了根据本公开的一些实施例的非易失性存储装置的操作的流程图。
参照图11，在根据本公开的一些实施例的非易失性存储装置中，由于存储器控制器110从主机接收读取请求和地址的步骤(S210)以及存储器控制器110对存储在非易失性存储装置中的数据执行读取操作的步骤(S220)，与上面使用图8至图10描述的非易失性存储装置的操作相同，因此将不提供其详细描述。
接下来，作为读取操作的结果，比较存储在第一锁存器181至第三锁存器183中的数据(S230)。
例如，如上面使用图8所描述的，对基于存储在第一锁存器181中的数据而被确定为导通单元的存储单元的数目、基于存储在第二锁存器182中的数据而被确定为导通单元的存储单元的数目以及基于存储在第三锁存器183中的数据而被确定为导通单元的存储单元的数目进行比较。
在操作S240中，页面缓冲单元PB0可以将存储在C锁存器185(例如，第五锁存器)中的数据(例如，硬判决数据)输出到数据输入和输出电路190并且数据输入和输出电路190可以将硬判决数据提供给存储器控制器110的ECC电路115。
随后，由于对在硬判决数据中是否出现UECC错误的确定(S250)与上面参照图8至图10所做的说明相同，因此将不提供其详细说明。
在存储在第一锁存器181至第三锁存器183中的数据的比较结果中，确定输出目标(S260)。
作为步骤S230中的比较的结果，如果基于存储在第二锁存器182中的数据而被确定为导通单元的存储单元的数目大于基于存储在第三锁存器183中的数据而被确定为导通单元的存储单元的数目，则存储在第二锁存器182中的第一软判决读取值可以被确定为要输出到数据输入和输出电路190的目标数据。
或者，如果基于存储在第三锁存器183中的数据而被确定为导通单元的存储单元的数目大于基于存储在第二锁存器182中的数据而被确定为导通单元的存储单元的数目，则存储在第三锁存器183中的第三软判决读取值可以被确定为要输出到数据输入和输出电路190的目标。
如果基于存储在第二锁存器182中的数据而被确定为导通单元的存储单元的数目类似于基于存储在第三锁存器183中的数据而被确定为导通单元的存储单元的数目，则存储在第一锁存器181中的硬判决数据可以被确定为要输出到数据输入和输出电路190的目标。
随后，确定存储在第二锁存器182或第三锁存器183中的数据是否被确定为要输出到数据输入和输出电路190的目标(S270)。如果存储在第二锁存器182或第三锁存器183中的数据被确定为要输出到数据输入和输出电路190的目标(是)，则可以将软判决数据的比率信息与存储在第二锁存器182或第三锁存器183中的软判决数据一起输出到数据输入和输出电路190(S280)。
图12是用于说明根据一些示例实施例的非易失性存储装置的操作方法的流程图。
参照图12，操作非易失性存储装置120的方法包括从存储器控制器110接收读取请求命令CMD(例如，读取命令)和地址ADDR(S310)。
随后，存储器控制器110对存储在非易失性存储装置120中的数据执行读取操作(S320)，其中，除了生成第四读取数据的操作之外，存储器控制器110以与上面使用图8至图10描述的非易失性存储装置120的操作相同的方式对存储在非易失性存储装置120中的数据执行读取操作。因此，将不提供其详细描述。
在操作S330中，页面缓冲单元PB0通过对第二读取数据和第三读取数据(即，第一软判决值和第二软判决值)执行XNOR操作来产生软判决数据。随后，页面缓冲单元PB0通过第四锁存器184锁存软判决数据。在示例实施例中，可以响应于从存储器控制器110接收到的另外的命令而不是读取命令来生成软判决数据。
在操作S340中，页面缓冲单元PB0将存储在C锁存器185中的硬判决数据输出到数据输入和输出电路190，并且数据输入和输出电路190将硬判决数据提供给存储器控制器110的ECC电路115。
在操作S350中，ECC电路115对硬判决数据执行纠错。如果纠错失败(即，出现UECC)，则该方法前进到操作S360。
在操作S360中，第五锁存器(即，C锁存器)185响应于转储信号Dump而存储软判决数据。
在操作S370中，页面缓冲单元PB0将存储在第五锁存器(即，C锁存器)185中的软判决数据提供给数据输入和输出电路190，并且数据输入和输出电路190将软判决数据提供给存储器控制器110的ECC电路115。ECC电路可以使用软判决数据执行第二纠错。在操作S370中，当数据输入和输出电路190输出软判决数据时，输出软判决数据的比率信息。
尽管已经参照本公开的实施例具体示出和描述了本公开，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。
技术特征：
1.一种非易失性存储装置，所述非易失性存储装置包括：
单元阵列，所述单元阵列包括被配置为存储程序数据的多个存储单元；以及
页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的连接到感测节点的一条位线连接到所述多个存储单元中的一组存储单元，并且被配置为基于所述多个存储单元中的所述一组存储单元的数据状态生成输出数据，
其中，所述多个页面缓冲单元中的第一页面缓冲单元包括：
第一锁存器，所述第一锁存器被配置为在基于所选的存储单元的数据状态使得所述感测节点的电压电平演变之后在第一时间点锁存第一读取数据，
第二锁存器和第三锁存器，所述第二锁存器和所述第三锁存器被配置为在所述感测节点的电压电平演变之后分别在第二时间点和第三时间点锁存第二读取数据和第三读取数据，其中，所述第二时间点早于所述第一时间点，所述第三时间点晚于所述第一时间点，以及
第四锁存器，所述第四锁存器被配置为基于所述第二读取数据和所述第三读取数据生成第四读取数据，
其中，所述第一页面缓冲单元被配置为根据是否能够对所述第一读取数据进行纠错，来选择性地将所述第四读取数据作为所述输出数据输出。
2.根据权利要求1所述的非易失性存储装置，其中，所述非易失性存储装置被配置为使得：在使所述感测节点的电压电平演变期间，与所述所选的存储单元连接的所选的字线被施加相同的电压电平。
3.根据权利要求1所述的非易失性存储装置，其中，所述第二时间点和所述第一时间点之间的差与所述第三时间点和所述第一时间点之间的差相同。
4.根据权利要求1所述的非易失性存储装置，其中，所述第一页面缓冲单元包括逻辑电路，所述逻辑电路被配置为对所述第二读取数据和所述第三读取数据执行XNOR操作，并且被配置为生成所述第四读取数据。
5.根据权利要求1所述的非易失性存储装置，其中，所述第一页面缓冲单元被配置为使得：当能够对所述第一读取数据进行纠错时，所述第一页面缓冲单元将所述第一读取数据作为所述输出数据输出。
6.根据权利要求1所述的非易失性存储装置，其中，所述第一页面缓冲单元还包括第五锁存器，所述第五锁存器被配置为存储所述第一读取数据或所述第四读取数据。
7.根据权利要求1所述的非易失性存储装置，其中，所述非易失性存储装置连接到包括纠错码电路的存储器控制器，
其中，所述第一页面缓冲单元被配置为：将所述第一读取数据作为所述输出数据提供给所述纠错码电路，使得所述纠错码电路对所述第一读取数据执行纠错，并且
其中，所述第一页面缓冲单元被配置为：当所述纠错码电路未能对所述第一读取数据进行纠错时，将所述第四读取数据作为所述输出数据提供给所述纠错码电路。
8.根据权利要求1所述的非易失性存储装置，其中，所述第一页面缓冲单元被配置为响应于从存储器控制器接收到的单个读取命令而生成所述第一读取数据至所述第三读取数据。
9.根据权利要求8所述的非易失性存储装置，其中，所述第一页面缓冲单元被配置为响应于从所述存储器控制器接收到的所述单个读取命令或另外的命令而生成所述第四读取数据。
10.一种操作非易失性存储装置的方法，所述方法包括：
将读取电压施加到多条字线中的与多个存储单元中的第一存储单元连接的第一字线；
对多条位线中的与所述第一存储单元连接的第一位线进行预充电；
将连接到所述第一位线的感测节点充电到第一电压；
基于所述第一存储单元的数据状态，通过所述第一位线使所述感测节点的电压电平演变；
在使得所述感测节点的电压电平演变之后，在第一时间点锁存第一读取数据；
在使得所述感测节点的电压电平演变之后，分别在第二时间点和第三时间点锁存第二读取数据和第三读取数据，其中，所述第一时间点、所述第二时间点和所述第三时间点彼此不同；
基于所述第二读取数据和所述第三读取数据生成第四读取数据；以及
根据是否能够对所述第一读取数据进行纠错，来选择性地将所述第四读取数据作为输出数据输出。
11.根据权利要求10所述的方法，所述方法还包括：
将所述第一读取数据作为所述输出数据输出，以对所述第一读取数据执行纠错。
12.根据权利要求10所述的方法，
其中，所述第二时间点早于所述第一时间点，
其中，所述第三时间点晚于所述第一时间点。
13.根据权利要求12所述的方法，其中，所述第二时间点和所述第一时间点之间的差与所述第三时间点和所述第一时间点之间的差相同。
14.根据权利要求10所述的方法，其中，所述第四读取数据是通过对所述第二读取数据和所述第三读取数据执行XNOR操作而生成的。
15.根据权利要求10所述的方法，其中，通过从存储器控制器接收单个读取命令来对所述第一读取数据、所述第二读取数据和所述第三读取数据进行锁存。
16.根据权利要求15所述的方法，其中，通过从所述存储器控制器接收所述单个读取命令或另外的命令来生成所述第四读取数据。
17.一种非易失性存储装置，所述非易失性存储装置包括：
单元阵列，所述单元阵列包括被配置为存储程序数据的多个存储单元；以及
页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的连接到感测节点的一条位线而连接到所述多个存储单元中的一组存储单元，并且被配置为基于所述多个存储单元中的所述一组存储单元的数据状态生成输出数据，
其中，所述多个页面缓冲单元中的第一页面缓冲单元包括：
第一锁存器、第二锁存器和第三锁存器，所述第一锁存器、所述第二锁存器和所述第三锁存器被配置为响应于从存储器控制器接收到的单个读取命令，在基于所选的存储单元的数据状态使得所述感测节点的电压电平演变之后，来分别在第一时间点、第二时间点和第三时间点锁存第一读取数据、第二读取数据和第三读取数据，其中，所述第一时间点、所述第二时间点和所述第三时间点彼此不同，以及
第四锁存器，所述第四锁存器被配置为基于所述第二读取数据和所述第三读取数据生成第四读取数据，
其中，所述第一页面缓冲单元被配置为根据是否能够通过纠错码电路对所述第一读取数据进行纠错，来选择性地将所述第四读取数据作为所述输出数据输出。
18.根据权利要求17所述的非易失性存储装置，其中，所述第一页面缓冲单元被配置为使得：当通过所述纠错码电路对所述第一读取数据执行纠错时，所述第一页面缓冲单元将所述第一读取数据作为所述输出数据输出。
19.根据权利要求18所述的非易失性存储装置，
其中，所述第二时间点早于所述第一时间点，
其中，所述第三时间点晚于所述第一时间点。
20.根据权利要求19所述的非易失性存储装置，其中，所述第一页面缓冲单元被配置为使得：所述第一页面缓冲单元通过从所述存储器控制器接收所述单个读取命令或另外的命令来生成所述第四读取数据。
技术总结
一种非易失性存储装置包括多个存储单元和页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的一条位线连接到多个存储单元，并且被配置为基于多个存储单元的数据状态生成输出数据。所述多个页面缓冲单元中的第一页面缓冲单元包括第一锁存器至第四锁存器，第一锁存器至第三锁存器通过使感测节点的电压电平演变分别在第一时间点至第三时间点锁存第一读取数据至第三读取数据，第四锁存器基于第二读取数据和第三读取数据生成第四读取数据。第一页面缓冲单元被配置为根据是否可以对第一读取数据进行纠错，来选择性地将第四读取数据作为输出数据输出。
技术研发人员：郑凤吉
受保护的技术使用者：三星电子株式会社
技术研发日：.08.23
技术公布日：.04.02
