本发明涉及半导体器件的技术领域，尤其涉及一种非易失性存储器及其制造方法。
背景技术：
随着技术的发展，对电子产品的尺寸要求越来越小，同时对存储器件提出了体积小高容量的要求。非易失性存储器可以在电力中断时保持所存储的数据。为了提高非易失性存储器的集成度，提出了将存储单元自硅衬底垂直层叠的3D非易失性存储器件。
对于垂直沟道结构的3D NAND型非易失性存储器来说，具有介质层和栅极层交替堆叠形成的堆栈结构和贯穿该堆栈结构的沟道孔。随着堆叠层数的增加，深孔刻蚀越来越难。通常的做法是将两个或多个堆栈结构沿垂直方向连接起来，形成更多层的堆栈结构。在不同的堆栈结构之间用氧化层连接，然后再对沟道孔内部的功能层进行一次垫积。功能层通常的垫积顺序从沟道孔侧壁向沟道孔中心依次为阻挡层，存储层和隧穿层，再垫积导电层。由于多个堆栈结构连接起来形成的沟道孔很深，经过一次垫积形成的功能层的厚度会上下不一致，并且各层组分的一致性会比较差，由此导致存储器的电气性能较差。另一方面，由于层数的增多，具有多个堆栈结构的非易失性存储器在编程阶段的编程干扰问题也会更严重。
技术实现要素：
本发明所要解决的技术问题是提供一种功能层一致性较好的非易失性存储器，可以降低编程干扰。
本发明为解决上述技术问题而采用的技术方案是提出一种非易失性存储器，包括存储单元阵列和未带有存储单元的中间串选择管。存储单元阵列包括多个存储串，每个存储串包括串联的第一子串和第二子串，所述第一子串和第二子串分别包括多个存储单元。中间串选择管，连接于所述第一子串和所述第二子串之间。
在本发明的一实施例中，上述的非易失性存储器还包括控制器，配置为：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所述中间串选择管施加第二导通电压，其中在所述编程期间的至少一部分时段，所述第二导通电压大于所述第一导通电压。
在本发明的一实施例中，所述第二导通电压的波形与所述编程电压的波形相同，且所述第二导通电压与所述编程电压的比例在0.9～1.1之间。
在本发明的一实施例中，所述第二导通电压的波形与所述第一导通电压的波形相同，且所述第二导通电压与所述编程电压的比例小于或等于1.1。
在本发明的一实施例中，上述的非易失性存储器还包括：第一串选择管，连接于所述第一子串未与所述中间串选择管连接的一端；第二串选择管，连接于所述第二子串未与所述中间串选择管连接的一端；其中在所述编程期间，对所述第一串选择管施加关断电压，对所述第二串选择管施加开启电压。
在本发明的一实施例中，上述的非易失性存储器还包括与所述第一串选择管连接的共源端；以及与所述第二串选择管连接的漏端；其中在所述编程期间，对所述共源端施加接地电压，对所述漏端施加关断电压。
本发明还提出一种非易失性存储器的操作方法，所述非易失性存储器包括存储单元阵列和未带有存储单元的中间串选择管，所述存储单元阵列包括多个存储串，每个存储串包括串联的第一子串和第二子串，所述第一子串和第二子串分别包括多个存储单元，所述中间串选择管，连接于所述第一子串和所述第二子串之间，其中所述方法包括：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所述中间串选择管施加第二导通电压，其中在所述编程期间的至少一部分时段，所述第二导通电压大于所述第一导通电压。
本发明还提出一种非易失性存储器，包括堆叠层和存储单元阵列。堆叠层包括堆叠的第一堆栈和第二堆栈以及位于所述第一堆栈和第二堆栈之间的连接层，所述第一堆栈和第二堆栈分别包括交替堆叠的栅极层和介质层。存储单元阵列包括多个存储串，每个存储串包括第一子串和第二子串，所述第一子串垂直贯穿所述第一堆栈，所述第二子串垂直贯穿所述第二堆栈，所述第一子串包括第一沟道层，所述第二子串包括第二沟道层，所述第一沟道层电性连接所述第二沟道层；其中所述连接层在所述堆叠层的延伸方向上与所述第一沟道层和所述第二沟道层的沟道连接部相对，且所述连接层与所述沟道连接部之间为介质层。
在本发明的一实施例中，所述第一子串包括第一电荷存储层，所述第二子串包括第二电荷存储层，其中所述第一电荷存储层和所述第二电荷存储层未延伸到所述连接层与所述沟道连接部之间的区域。
在本发明的一实施例中，所述第一沟道层和所述第二沟道层的沟道连接部为空心柱状或者实心柱状。
在本发明的一实施例中，所述连接层和所述沟道连接部构成未带有存储单元的中间串选择管，电性连接于所述第一子串和所述第二子串之间。
在本发明的一实施例中，上述的非易失性存储器还包括控制器，配置为：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所述中间串选择管施加第二导通电压，其中在所述编程期间的至少一部分时段，所述第二导通电压大于所述第一导通电压。
在本发明的一实施例中，所述第二导通电压的波形与所述编程电压的波形相同，且所述第二导通电压与所述编程电压的比例在0.9～1.1之间。
在本发明的一实施例中，所述第二导通电压的波形与所述第一导通电压的波形相同，且所述第二导通电压与所述编程电压小于或等于1.1。
本发明还提出一种非易失性存储器的制造方法，包括以下步骤：形成第一堆栈，所述第一堆栈包括交替堆叠的第一材料层和第二材料层；形成垂直贯穿所述第一堆栈的第一子串，所述第一子串包括第一沟道层；在所述第一堆栈上形成连接层；在所述连接层上形成第二堆栈，所述第二堆栈包括交替堆叠的第一材料层和第二材料层；以及形成垂直贯穿所述第二堆栈的第二子串，所述第二子串包括第二沟道层，所述第一沟道层电性连接所述第二沟道层，其中所述第一沟道层和所述第二沟道层的沟道连接部在所述堆叠层的延伸方向上与所述连接层相对，且所述沟道连接部与所述连接层之间为介质层；其中所述第一材料层为栅极层或伪栅极层，所述第二材料层为介质层。
在本发明的一实施例中，所述第一子串还包括第一电荷存储层，所述第二子串还包括第二电荷存储层，其中所述第一电荷存储层和所述第二电荷存储层未延伸到所述连接层与所述沟道连接部之间的区域。
在本发明的一实施例中，在所述第一堆栈上形成连接层后还包括，形成接触所述第一沟道层的沟道连接部；且形成所述第二子串时，所述第二沟道层接触所述沟道连接部。
在本发明的一实施例中，所述沟道连接部为空心柱状或者实心柱状。
在本发明的一实施例中，所述连接层和所述沟道连接部构成未带有存储单元的中间串选择管，电性连接于所述第一子串和所述第二子串之间。
本发明的技术方案在存储串之间连接不带有存储单元的中间串选择管，在编程期间，通过对该中间串选择管施加较高的电压，可以提高非选中存储单元的沟道电势，降低编程操作对非选中存储单元的干扰；根据本发明的非易失性存储器的制造方法，分别形成每个堆栈中的功能层和导电沟道层，提高了功能层和导电沟道层的上下均匀性和一致性。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A是经过一次垫积形成功能层的3D NAND存储器的结构示意图；
图1B是图1A所示存储器的电路示意图；
图1C是图1A所示存储器的编程时序示意图；
图2A是本发明一实施例的非易失性存储器的结构示意框图；
图2B是本发明一实施例的非易失性存储器中的存储串的电路示意图；
图3A和3B是本发明一实施例的非易失性存储器的编程时序示意图；
图4A是本发明一实施例的非易失性存储器的结构示意图；
图4B是本发明另一实施例的非易失性存储器的结构示意图；
图5是本发明一实施例的非易失性存储器的制造方法的示例性流程图；
图6A是本发明一实施例的非易失性存储器的制造方法中形成第一堆栈的过程示意图；
图6B和图6C是本发明一实施例的非易失性存储器的制造方法中形成第一子串的过程示意图；
图6D和6E是本发明一实施例的非易失性存储器的制造方法中形成连接层的过程示意图；
图6F是本发明一实施例的非易失性存储器的制造方法中形成第二堆栈的过程示意图；
图7A-7C是本发明一实施例的非易失性存储器的制造方法中形成第二子串的过程示意图；
图8A-8C是本发明另一实施例的非易失性存储器的制造方法中形成第二子串的过程示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
在本申请中使用了流程图用来说明根据本发明实施例的制造方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图1A是经过一次垫积形成功能层的3D NAND存储器的结构示意图。参考图1A所示，该存储器由两个堆栈结构组成的，分别是下堆栈110和上堆栈120。每一个堆栈结构都包括由第一材料层141和第二材料层142交替层叠的叠层。
第一材料层141和第二材料层142可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层141和第二材料层142具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层141和第二材料层142的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层141和第二材料层142中的一层可以作为栅极牺牲层，例如氮化硅层。作为栅极牺牲层的叠层还可以是其它导电层，例如金属钨，钴，镍等。不作为栅极牺牲层的另一材料层可以是如氧化硅等的介电材料，例如氧化铝，氧化铪，氧化钽等。在本发明的实施例中，堆栈结构可以由作为栅极牺牲层的材料和氧化物层交替形成，也可以由金属层和氧化物层交替形成。
每一个堆栈结构中还形成有用于形成存储单元的沟道孔150。可以在堆栈结构中使用光掩模配合相应的刻蚀工艺来形成沟道孔150。图1A并不用于限制沟道孔的形状、位置和数量。实际上，在堆栈结构中可以形成多个贯穿其叠层结构的沟道孔。
上堆栈120位于下堆栈110的上方，二者之间以氧化层130连接。上堆栈120的沟道孔和下堆栈110的沟道孔相互对齐，形成新的沟道孔150。由于工艺的限制以及沟道孔的高深宽比，在实际中所形成的沟道孔150并不是上下直径一致的圆柱形孔，而是上面孔径大、下面孔径小。在该沟道孔150中垫积功能层，该功能层包括从沟道孔侧壁向沟道孔中心依次垫积的阻挡层154、电荷捕获层153、隧穿层152和导电层151。参考图1A所示，这样形成的功能层在沟道孔150中上下分布不一致，会影响该存储器的电气性能。
图1B是图1A所示存储器的电路示意图。参考图1B所示，该存储器电路中包括两个存储单元组，分别是第一存储单元组160和第二存储单元组170。第一存储单元组160对应于图1A中的下堆栈110，第二存储单元组170对应于图1A中的上堆栈120。在每个存储单元组中都包括多个存储单元(Memory Cell,MC)和多个伪存储单元(Dummy Memory Cell,DMC)。其中，在第一存储单元组160中还包括连接到源端(Source)的下选择管(Bottom Select Transistor,BST)，在第二存储单元组170中还包括连接到漏端(Drain)的上选择管(TopSelect Transistor,TST)。伪存储单元具有和存储单元类似的结构，但不作为存储单元使用。
参考图1B所示，第一存储单元组160通过位于其边缘处的伪存储单元的漏端与第二存储单元组170位于其边缘处的伪存储单元的源端相互连接。
图1C是图1A所示存储器的编程时序示意图。参考图1C所示，在编程操作时，由多个堆栈结构组成的存储器和单个堆栈结构的存储器是一样的。在该时序示意图中，从虚线标注处开始进入存储器的编程阶段。在该编程阶段，在选中存储单元(Selected Memory Cell,SMC)的栅极上施加编程电压Vpgm，在非选中存储单元(UnSelected Memory Cell,USMC)的栅极上施加导通电压Vpass，在伪存储单元的栅极上施加伪存储单元导通电压Vdummy，在上选择管施加选择管导通电压Von。同时，存储器的漏端、源端、下选择管和衬底都保持低电位。
在本发明的实施例中，低电位均为0V。在其他的实施例中，低电位也可以为其他电压值。
根据图1A-1C所示的非易失性存储器，由于沟道过长会带来以下问题：
(1)由一次垫积形成的功能层一致性差；
(2)在编程过程中，非选中存储单元所在的存储串需要编程抑制，通常是通过关断非选中串的上下选择管，这样非选中串沟道就处于浮空状态，沟道会由于Vpass和Vpgm等耦合出一定电势，从而减弱非选中串编程电场，实现编程抑制。在实际的编程过程中，由Vpgm耦合的沟道电势高于Vpass耦合的沟道电势，这样Vpass产生的沟道耦合电势会拉低Vpgm产生的沟道耦合电势，而且沟道越长，这样的拉低效果越强，从而编程抑制效果越差，编程带来的干扰越大。
图2A是本发明一实施例的非易失性存储器的结构示意框图。参考图2A所示，该非易失性存储器包括存储单元阵列21和控制器22。其中，该存储单元阵列21中包括多个存储串。每个存储串包括串联的第一子串和第二子串，第一子串和第二子串分别包括多个存储单元。存储单元阵列21中的多个存储单元可以通过字线(WL)、串选择线(String Select Line,SSL)、地选择线(Ground Select Line,GSL)、公共源极线(Common Source Line,CSL)等连接到驱动电路23，并且可以通过位线(BL)连接到读/写电路24。控制器22可以响应于从外部传送的控制信号而控制驱动电路23和读/写电路24的操作。例如，在执行对存储单元的读取操作时，控制器22可以控制驱动电路23以使读取操作所需的电压被提供到有关存储单元的字线；控制器22还可以控制读/写电路24以允许读/写电路24读取存储在特定存储单元中的数据。
图2B是本发明一实施例的非易失性存储器中的存储串的电路示意图。参考图2B所示，该存储串200包括串联的第一子串210和第二子串220，第一子串210和第二子串220分别包括多个存储单元(MC)。
参考图2B所示，在第一子串210和第二子串220之间连接有中间串选择管(Intermediate String Select Transistor,ISST)，该中间串选择管未带有存储单元。
在一些实施例中，本发明的非易失性存储器的控制器22还配置为：在编程期间，对每个存储串的选中存储单元SMC施加编程电压，对非选中存储单元USMC施加第一导通电压，且对中间串选择管ISST施加第二导通电压，其中在该编程期间的至少一部分时段，第二导通电压大于第一导通电压。
根据这些实施例，可以提高非选中存储单元的沟道电势，降低编程操作对非选中存储单元的干扰。
在这些实施例中，参考图2B所示，本发明的非易失性存储器的存储串中还可以包括第一串选择管SST1和第二串选择管SST2。其中，第一串选择管SST1连接于第一子串210未与中间串选择管ISST连接的一端(图中为下端)；第二串选择管SST2连接于第二子串220未与中间串选择管ISST连接的一端(图中为上端)。控制器配置为在编程期间，对第一串选择管SST1施加关断电压，对第二串选择管SST2施加开启电压。
在一些实施例中，参考图2B所示，本发明的非易失性存储器还可以包括与第一串选择管SST1连接的共源端CS，以及与第二串选择管连接的漏端。控制器配置为在编程期间，对共源端施加接地电压，对漏端施加关断电压。
在存储单元阵列中，每个存储串中的第一串选择管都连接到共源端，对于NAND型存储器来说，形成公共源极线CSL；每个存储串中的第二串选择管都连接到漏端，再通过漏端连接到存储器的位线；每个存储单元的栅极连接到存储器的字线；多个存储串可以共享同一个衬底(Substrate)。
对于NAND型存储器来说，不同存储串中的第二串选择管的栅极互相连接，形成串选择晶体管SST；不同存储串中的第一串选择管的栅极互相连接，形成地选择晶体管GST。各个存储串的第一串选择管和第二串选择管的栅极分别连接对应的串选择字线。
参考图2B所示，在一些实施例中，本发明的非易失性存储器的存储串中除包括多个存储单元之外，还包括多个伪存储单元DMC。在实际的存储器制造工艺中，形成于存储器边缘处的存储单元可靠性较低，因此在使用中将这部分存储单元作为伪存储单元，不用于实际的读写操作。可以理解，在一些实施例中，非易失性存储器可以不具有伪存储单元。
图2B不用于限制本发明实施例中存储串中串联起来的子串的个数。在一些实施例中，可以由两个以上的多个子串串联起来形成的存储串。在这些实施例中，在多个子串两两之间连接不带有存储单元的中间串选择管。相应地，控制器配置为：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所有中间串选择管施加第二导通电压，其中在该编程期间的至少一部分时段，第二导通电压大于第一导通电压。
上面所描述的非易失性存储器可以是二维存储器，也可以是三维存储器，例如3D NAND存储器。
图3A和3B是本发明一实施例的非易失性存储器的编程时序示意图。参考图3A和3B所示，从虚线标注处开始进入存储器的编程阶段。通常，在虚线标注处之前，是存储器的预导通阶段。在预导通阶段，在存储器的漏端Drain和第二串选择管SST2施加预导通电压。在编程阶段，对每个存储串的选中存储单元SMC施加编程电压Vpgm，对非选中存储单元USMC施加第一导通电压Vpass，且对中间串选择管ISSG施加第二导通电压Vpgm"，其中在编程期间的至少一部分时段，第二导通电压Vpgm"大于第一导通电压Vpass。对存储单元施加的电压施加在其栅极上，对串选择管施加的电压也施加在其栅极上。
在图3A所示的实施例中，施加在中间串选择管上的第二导通电压Vpgm"的波形与施加在选中存储单元上的编程电压Vpgm的波形相同。在预导通阶段，选中存储单元上的电压处于低电位；进入编程阶段之后，施加选中存储单元上的编程电压Vpgm呈阶梯上升状。如图3A所示，编程电压Vpgm先上升到第一编程电压值311并持续一段时间，再上升到第二编程电压值312并持续一段时间，然后编程电压Vpgm直接下降至与预导通阶段相同的低电位水平，表示对选中存储单元的编程阶段结束。可以理解的是，图3A所示仅为示例，不用于限制编程电压Vpgm的具体波形和具体电压值。在其他的实施例中，编程电压Vpgm的波形可以是具有多个阶梯水平的波形，其中包括多个不同的编程电压值。
在图3A所示的实施例中，第二导通电压Vpgm"具有与编程电压Vpgm相同的波形。在预导通阶段，施加在中间串选择管上的电压处于低电位；进入编程阶段之后，第二导通电压Vpgm"先上升到第一导通电压值321并持续一段时间，再上升到第二导通电压值322并持续一段时间；然后第二导通电压Vpgm"直接下降至与预导通阶段相同的低电位水平。
具体地，第二导通电压Vpgm"的电压值与编程电压Vpgm的电压值可以相同也可以不同。在一些实施例中，第二导通电压Vpgm"的电压值与编程电压Vpgm的电压值的比例在0.9～1.1之间。
在图未示的实施例中，第二导通电压Vpgm"具有与编程电压Vpgm相似或者显著不同的波形。在这些实施例中，第二导通电压Vpgm"的电压值与编程电压Vpgm的电压值的比例可小于或等于1.1。
在图3A所示的实施例中，在编程期间的至少一部分时段，施加在中间串选择管上的第二导通电压Vpgm"大于施加在非选中存储单元上的第一导通电压Vpass。如图3A所示，第一导通电压值321可以小于第一导通电压Vpass，第二导通电压值322可以大于第一导通电压Vpass。这样，至少在第二导通电压值322的这一部分时段中，第二导通电压Vpgm"大于第一导通电压Vpass。在本发明的实施例中，至少一部分时段可以是编程期间的至少1/4的时段。
在其他的实施例中，第一导通电压值321和第二导通电压值322都可以大于第一导通电压Vpass，从而在整个编程期间，第二导通电压Vpgm"都大于第一导通电压Vpass。
在图3B所示的实施例中，施加在中间串选择管ISST上的第二导通电压Vpgm"的波形与施加在选中存储单元SMC上的编程电压Vpgm的波形不同。参考图3B所示，其与图3A的不同之处在于，进入编程阶段之后，第二导通电压Vpgm"直接上升到一固定导通电压值330，并持续一段时间，直到编程阶段结束时，第二导通电压Vpgm"直接下降至与预导通阶段相同的低电位水平。
在图3B所示的实施例中，固定导通电压值330大于第一导通电压Vpass。
图4A是本发明一实施例的非易失性存储器的结构示意图。参考图4A所示，该实施例的非易失性存储器包括堆叠层和存储单元阵列。其中，堆叠层包括堆叠的第一堆栈410和第二堆栈420，以及位于第一堆栈410和第二堆栈420之间的连接层430。该第一堆栈410和第二堆栈420分别都包括交替堆叠的栅极层441和介质层442。
存储单元阵列包括多个存储串，每个存储串包括第一子串450和第二子串460。参考图4A所示，第一子串450贯穿第一堆栈410，第二子串460贯穿第二堆栈420。在第一堆栈410和第二堆栈420中分别形成有贯穿其堆栈结构的第一沟道孔411和第二沟道孔421。该第一沟道孔411和第二沟道孔421都呈圆柱孔状。图4A是本发明实施例的非易失性存储器的正视剖视图，示出了存储串的正视截面图。从图4A的视角可以理解，第一子串450形成于第一沟道孔411的侧壁上，呈圆柱环状结构，并且没有填满第一沟道孔411中的空间。第二子串460形成于第二沟道孔421的侧壁上，呈圆柱环状结构，并且没有填满第二沟道孔421中的空间。
参考图4A所示，第一子串450包括第一沟道层451，第二子串460包括第二沟道层461，第一沟道层451与第二沟道层461之间通过沟道连接部431电性连接。第一沟道层451在第一子串450的最内环，与第一沟道孔411内部的空隙相邻；第二沟道层461在第二子串460的最内环，与第二沟道孔421内部的空隙相邻。
参考图4A所示，本实施例的非易失性存储器中的堆叠层可以由栅极层441和介质层442交替堆叠而成，将堆叠层的延伸方向定义为延伸方向D1，将堆叠层的堆叠方向定义为堆叠方向D2，D1和D2相互垂直。连接层430沿着该延伸方向D1分布，与第一子串450和第二子串460中的栅极层和介质层平行。连接层430在堆叠方向D2上，位于第一子串410的介质层和第二子串420的介质层之间，即连接层430不与第一子串410和第二子串420中的栅极层接触。
连接层430在堆叠层的延伸方向D1上与第一沟道层451和第二沟道层461的沟道连接部431相对，且连接层430与沟道连接部431之间为介质层。
在本实施例中，连接层430和沟道连接部431构成未带有存储单元的中间串选择管，该中间串选择管即图2B和图3A、3B中所示的中间串选择管ISST。由于第一子串410的第一沟道层451通过沟道连接部431与第二子串420的第二沟道层461电性连接，因此，该中间串选择管电性连接于第一子串410和第二子串420之间。
在一些实施例中，参考图4A所示，第一子串450中还包括第一电荷存储层452，第二子串460中还包括第二电荷存储层462，该第一电荷存储层452和第二电荷存储层462未延伸到连接层430与沟道连接部431之间的区域432。该区域432为介质层。
本实施例中的第一沟道层451和第二沟道层461之间的沟道连接部431为实心柱状。
在一些实施例中，第一子串450中的第一电荷存储层452包括第一隧穿层4521、第一电荷捕获层4522和第一阻挡层4523，第二子串460中的第二电荷存储层462包括第二隧穿层4621、第二电荷捕获层4622和第二阻挡层4623。在这些实施例中，第一子串450从第一沟道孔411的侧壁向中心依次为第一阻挡层4523、第一电荷捕获层4522、第一隧穿层4521和第一沟道层451；第二子串460从第二沟道孔421的侧壁向中心依次为第二阻挡层4623、第二电荷捕获层4622、第二隧穿层4621和第二沟道层461。
在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层的示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
参考图4A所示，在本发明实施例的非易失性存储器的第一沟道孔411内部的空隙和第二沟道孔421内部的空隙中还填充有绝缘材料，起到绝缘和支撑的作用。该绝缘材料可以是与第二材料层442相同或不同的材料。该绝缘材料可以是氧化物。
在一些实施例中，图4A中所示的非易失性存储器还包括控制器，配置为在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加导通电压，且对中间串选择管施加第二导通电压，其中在编程期间的至少一部分时段，第二导通电压大于导通电压。第二导通电压Vpgm"的电压值与编程电压Vpgm的电压值可以相同也可以不同。
在一些实施例中，第二导通电压Vpgm"的电压值与编程电压Vpgm的电压值的比例在0.9～1.1之间。
在另一些实施例中，第二导通电压Vpgm"的电压值与编程电压Vpgm的电压值的比例小于或等于1.1。
关于该控制器及其在编程期间的操作描述可以参照前文对应于图2A、2B、3A和3B的说明内容。
需要说明的是，本发明实施例中所包括的堆叠层、存储串、第一子串、第二子串等都是以沟道孔的中心轴为中心对称分布的，因此，在图中可能仅标示出了一部分结构，对于该部分结构的说明内容适用于与其对称分布的未标示部分结构。
图4A不用于限制本发明实施例中堆栈和子串的个数。在一些实施例中，可以由两个以上的多个堆栈堆叠起来形成本发明的非易失性存储器。在这些实施例中，在每个堆栈中形成一子串，且多个相邻子串之间形成连接层和沟道连接部。相应地，控制器配置为：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所有中间串选择管施加第二导通电压，其中在该编程期间的至少一部分时段，第二导通电压大于第一导通电压。
图4B是本发明另一实施例的非易失性存储器的结构示意图。参考图4B所示，该实施例与图4A的不同之处在于，该实施例中的第一沟道层451和第二沟道层461之间的沟道连接部431为空心柱状。
参考图4A和图4B所示，无论沟道连接部431为实心柱状或空心柱状，该沟道连接部431和连接层430都构成未带有存储单元的中间串选择管。这样，在对非易失性存储器进行编程操作时，在中间串选择管上施加一个较高的第二导通电压Vpgm"，可以提高非选中存储单元的沟道电势，降低该沟道电势与导通电压Vpass之间的电势差，从而降低编程操作对非选中存储单元的干扰。
图5是本发明一实施例的非易失性存储器的制造方法的示例性流程图。结合图5和图6A-8C所示，本实施例的制造方法包括以下步骤：
步骤510，形成第一堆栈。
图6A是本发明一实施例的非易失性存储器的制造方法中形成第一堆栈的过程示意图。参考图6A所示，在步骤510中所形成的第一堆栈610包括交替堆叠的第一材料层641和第二材料层642。
在一些实施例中，第一材料层641和第二材料层642可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层641和第二材料层642具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。第一堆栈610的第一材料层641和第二材料层642的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层641和第二材料层642中的一层可以作为栅极牺牲层，例如氮化硅层。作为栅极牺牲层的叠层还可以是其它导电层，例如金属钨，钴，镍等。不作为栅极牺牲层的另一材料层可以是如氧化硅等的介电材料，例如氧化铝，氧化铪，氧化钽等。
在本发明的实施例中，第一材料层641为伪栅极层，第二材料层642为介质层。
步骤520，形成垂直贯穿第一堆栈的第一子串。
图6B和图6C是本发明一实施例的非易失性存储器的制造方法中形成第一子串的过程示意图。参考图6B所示，首先在第一堆栈610中刻蚀形成第一沟道孔611。参考图6C所示，在该第一沟道孔611中垫积第一子串650。在本实施例中，该第一子串650包括第一沟道层651。该第一沟道层651可以是导电材料，例如多晶硅。
可以理解的是，图6C是本发明实施例的非易失性存储器的正视剖视图，示出了第一子串的正视截面图。从图6C的视角可以理解，第一子串650应呈环状结构，并且没有填满第一沟道孔611中的空间。第一沟道层651在第一子串650的最内环，与第一沟道孔611内部的空隙相邻。
在一些实施例中，第一子串650还包括第一电荷存储层652。
在一些实施例中，第一子串650中的第一电荷存储层652包括第一隧穿层6521、第一电荷捕获层6522和第一阻挡层6523。在这些实施例中，在第一沟道孔611的侧壁向中心依次垫积第一阻挡层6523、第一电荷捕获层6522、第一隧穿层6521和第一沟道层651，以形成第一子串650。
参考图6C所示，在该第一堆栈610的最上方为作为介质层的第二材料层642。
步骤530，在第一堆栈上形成连接层。
图6D和6E是本发明一实施例的非易失性存储器的制造方法中形成连接层的过程示意图。参考图6D所示，首先在第一沟道孔611的空隙中填充氧化物，该氧化物材料可以是与第二材料层642相同或不同的材料。然后在第一堆栈610上形成一层连接层630。由于第一堆栈610顶部为第二材料层642，因此，该连接层630形成于该顶部的第二材料层642上。该连接层630可以采用与第一材料层641相同或不同的材料。形成该连接层630的工艺可以采用与沉积第一材料层641和第二材料层642类似的工艺来形成。
参考图6D所示，在一些实施例中，在形成连接层630之后，还可以在该连接层630上形成一层第二材料层642。
在本发明实施例的制造方法中，在填充第一沟道孔611或形成连接层630之后，以及一些其他的过程中，还可以包括对某些表面进行平坦化处理的步骤。
参考图6E所示，形成接触第一沟道层651的沟道连接部631。该沟道连接部631位于第一沟道孔611的上方，其大小可以覆盖第一沟道孔611的最大孔径。可以在图6D所示的结构的基础上，通过掩模对连接层以及位于其上下的两层第二材料层642进行刻蚀和垫积，以形成该沟道连接部631。
沟道连接部631的材料可以是与第一沟道层651相同或不同的导电材料。
参考图6E所示，在本步骤形成的沟道连接部631还可以与连接层630接触。
步骤540，在连接层上形成第二堆栈。
图6F是本发明一实施例的非易失性存储器的制造方法中形成第二堆栈的过程示意图。参考图6F所示，在图6E所示的结构上，形成第二堆栈620。与第一堆栈610类似地，第二堆栈620包括交替堆叠的第一材料层641和第二材料层642。关于第一材料层641和第二材料层642的说明可以参考关于第一堆栈610的说明。
形成第二堆栈620的方法可以是在第一堆栈610的上方逐层交替沉积第一材料层641和第二材料层642。
参考图6F所示，第二堆栈620位于最底部的第一材料层641与第一堆栈610中的沟道连接部631接触，并且和连接层630上方的第二材料层642相接触。
步骤550，形成垂直贯穿第二堆栈的第二子串。
根据本发明的非易失性存储器的制造方法所获得的非易失性存储器如图4A和4B所示。对应于图4A和4B所示的两种非易失性存储器的实施例，其在本步骤的制造方法略有不同，以下分两个实施例来分别说明步骤550。
对应于图4A所示非易失性存储器的实施例：
图7A-7C是本发明一实施例的非易失性存储器的制造方法中形成第二子串的过程示意图。参考图7A所示，在第二堆栈620中形成贯穿该第二堆栈620的第二子串660。与第一子串650的形成方法类似地，首先需要在第二堆栈620中刻蚀形成第二沟道孔621；然后可以在该第二沟道孔621中垫积第二子串660。在本实施例中，该第二子串660包括第二沟道层661。该第二沟道层661可以是导电材料。第二子串660应呈环状结构，并且没有填满第二沟道孔621中的空间。第二沟道层661在第二子串660的最内环，与第二沟道孔621内部的空隙相邻。
在一些实施例中，如图7A所示，第二沟道层661与沟道连接部631相接触。由于第一沟道层651也与沟道连接部631相接触，并且第一沟道层651、第二沟道层661和沟道连接部631都可以是导电材料，三者可以电性连接。
在一些实施例中，第二子串660还包括第二电荷存储层662。第一电荷存储层652和第二电荷存储层662之间被沟道连接部631隔开。
在一些实施例中，第二子串660中的第二电荷存储层662包括第二隧穿层6621、第二电荷捕获层6622和第二阻挡层6623。在这些实施例中，在第二沟道孔621的侧壁向中心依次垫积第二阻挡层6623、第二电荷捕获层6622、第二隧穿层6621和第二沟道层661，以形成第二子串660。
参考图7B所示，在第二沟道孔621中填充绝缘材料。该绝缘材料可以是与第二材料层642相同或不同的材料。在图7B所示的过程中，还刻蚀掉作为伪栅极层的第一材料层641。需要说明的是，在前面的步骤中，连接层630也可以是作为伪栅极层的第一材料层641。因此，在此过程中，同时将第一堆栈610和第二堆栈620的叠层结构中的第一材料层641，以及位于连接层630中的第一材料层641一起刻蚀掉。
在图7B所示的过程中，还包括氧化部分的沟道连接部631。结合图7A和7B所示，对沟道连接部631与连接层630相接触的部分进行氧化，使第一电荷存储层652和第二电荷存储层662未延伸到连接层630与沟道连接部631之间的区域632。也就是说，第一子串650中的第一电荷存储层652和第二子串660中的第二电荷存储层662是不会电性连接的。
进一步地，在一些实施例中，第一子串650中的第一电荷捕获层6522和第一隧穿层6521，以及第二子串660中的第二电荷捕获层6622和第二隧穿层6621也都未延伸到连接层630与沟道连接部631之间的区域632。
参考图7C所示，在图7B的过程中刻蚀掉的第一材料层641和连接层630的部位垫积导电材料。在图7C中所标示的第一材料层641经过垫积导电材料之后形成非易失性存储器的栅极层。
图7C所示即为根据本发明实施例的非易失性存储器的制造方法所获得的非易失性存储器。该非易失性存储器与图4A所示的非易失性存储器相同。其沟道连接部631为实心柱状。
对于图4B所示非易失性存储器的实施例，可以采用如下的方式制造。
图8A-8C是本发明另一实施例的非易失性存储器的制造方法中形成第二子串的过程示意图。图8A所示的过程与图7A所示的过程较为相似，不同之处在于，在第二堆栈620中刻蚀形成第二沟道孔621时，还对沟道连接部631进行了刻蚀，使沟道连接部631成为空心柱状的结构。如图8A所示，对沟道连接部631的刻蚀使位于第一堆栈610的第一沟道孔611中填充的氧化物暴露出来。
在该第二沟道孔621中垫积第二子串660的过程也与图7A相同，可以参考相关的说明内容。
参考图8B所示，在第二沟道孔621中填充氧化物，同时也在沟道连接部631的空心部填充氧化物。使第一沟道孔611中的氧化物和沟道连接部631的空心部、第二沟道孔621的氧化物成为一体。在图8B所示的过程中，对作为伪栅极层的第一材料层641和连接层630的刻蚀，以及氧化部分的沟道连接部631的过程，和图7B所示的相同，可以参考相关的说明内容。
参考图8C所示，根据本发明实施例的非易失性存储器的制造方法所获得的非易失性存储器与图4B所示的非易失性存储器相同。图8C中的沟道连接部631为空心柱状。
在其他的实施例中，上述的制造方法可以适用于具有多于两个的多个堆栈堆叠而成的非易失性存储器的制造。
根据本发明的实施例的非易失性存储器的制造方法，分别形成第一堆栈610中的第一子串650和第二堆栈620中的第二子串660，而不是在堆叠之后一次性垫积形成第一子串650和第二子串660，提高了功能层和导电沟道层的均匀性和一致性。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
技术特征：
1.一种非易失性存储器，包括：
存储单元阵列，包括多个存储串，每个存储串包括串联的第一子串和第二子串，所述第一子串和第二子串分别包括多个存储单元；以及
未带有存储单元的中间串选择管，连接于所述第一子串和所述第二子串之间。
2.如权利要求1所述的非易失性存储器，其特征在于，还包括：
控制器，配置为：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所述中间串选择管施加第二导通电压，其中在所述编程期间的至少一部分时段，所述第二导通电压大于所述第一导通电压。
3.如权利要求2所述的非易失性存储器，其特征在于，所述第二导通电压的波形与所述编程电压的波形相同，且所述第二导通电压与所述编程电压的比例在0.9～1.1之间。
4.如权利要求2所述的非易失性存储器，其特征在于，所述第二导通电压的波形与所述第一导通电压的波形相同，且所述第二导通电压与所述编程电压的比例小于或等于1.1。
5.如权利要求2所述的非易失性存储器，其特征在于，还包括：
第一串选择管，连接于所述第一子串未与所述中间串选择管连接的一端；
第二串选择管，连接于所述第二子串未与所述中间串选择管连接的一端；
其中在所述编程期间，对所述第一串选择管施加关断电压，对所述第二串选择管施加开启电压。
6.如权利要求5所述的非易失性存储器，其特征在于，还包括：
与所述第一串选择管连接的共源端；以及
与所述第二串选择管连接的漏端；
其中在所述编程期间，对所述共源端施加接地电压，对所述漏端施加关断电压。
7.一种非易失性存储器的操作方法，所述非易失性存储器包括存储单元阵列和未带有存储单元的中间串选择管，所述存储单元阵列包括多个存储串，每个存储串包括串联的第一子串和第二子串，所述第一子串和第二子串分别包括多个存储单元，所述中间串选择管，连接于所述第一子串和所述第二子串之间，其中所述方法包括：
在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所述中间串选择管施加第二导通电压，其中在所述编程期间的至少一部分时段，所述第二导通电压大于所述第一导通电压。
8.一种非易失性存储器，包括：
堆叠层，包括堆叠的第一堆栈和第二堆栈以及位于所述第一堆栈和第二堆栈之间的连接层，所述第一堆栈和第二堆栈分别包括交替堆叠的栅极层和介质层；以及
存储单元阵列，包括多个存储串，每个存储串包括第一子串和第二子串，所述第一子串垂直贯穿所述第一堆栈，所述第二子串垂直贯穿所述第二堆栈，所述第一子串包括第一沟道层，所述第二子串包括第二沟道层，所述第一沟道层电性连接所述第二沟道层；
其中所述连接层在所述堆叠层的延伸方向上与所述第一沟道层和所述第二沟道层的沟道连接部相对，且所述连接层与所述沟道连接部之间为介质层。
9.如权利要求8所述的非易失性存储器，其特征在于，所述第一子串包括第一电荷存储层，所述第二子串包括第二电荷存储层，其中所述第一电荷存储层和所述第二电荷存储层未延伸到所述连接层与所述沟道连接部之间的区域。
10.如权利要求8所述的非易失性存储器，其特征在于，所述第一沟道层和所述第二沟道层的沟道连接部为空心柱状或者实心柱状。
11.如权利要求8所述的非易失性存储器，其特征在于，所述连接层和所述沟道连接部构成未带有存储单元的中间串选择管，电性连接于所述第一子串和所述第二子串之间。
12.如权利要求11所述的非易失性存储器，其特征在于，还包括控制器，配置为：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所述中间串选择管施加第二导通电压，其中在所述编程期间的至少一部分时段，所述第二导通电压大于所述第一导通电压。
13.如权利要求12所述的非易失性存储器，其特征在于，所述第二导通电压的波形与所述编程电压的波形相同，且所述第二导通电压与所述编程电压的比例在0.9～1.1之间。
14.如权利要求12所述的非易失性存储器，其特征在于，所述第二导通电压的波形与所述第一导通电压的波形相同，且所述第二导通电压与所述编程电压小于或等于1.1。
15.一种非易失性存储器的制造方法，包括以下步骤：
形成第一堆栈，所述第一堆栈包括交替堆叠的第一材料层和第二材料层；
形成垂直贯穿所述第一堆栈的第一子串，所述第一子串包括第一沟道层；
在所述第一堆栈上形成连接层；
在所述连接层上形成第二堆栈，所述第二堆栈包括交替堆叠的第一材料层和第二材料层；以及
形成垂直贯穿所述第二堆栈的第二子串，所述第二子串包括第二沟道层，所述第一沟道层电性连接所述第二沟道层，其中所述第一沟道层和所述第二沟道层的沟道连接部在所述堆叠层的延伸方向上与所述连接层相对，且所述沟道连接部与所述连接层之间为介质层；
其中所述第一材料层为栅极层或伪栅极层，所述第二材料层为介质层。
16.如权利要求15所述的方法，其特征在于，所述第一子串还包括第一电荷存储层，所述第二子串还包括第二电荷存储层，其中所述第一电荷存储层和所述第二电荷存储层未延伸到所述连接层与所述沟道连接部之间的区域。
17.如权利要求15所述的方法，其特征在于，在所述第一堆栈上形成连接层后还包括，形成接触所述第一沟道层的沟道连接部；且形成所述第二子串时，所述第二沟道层接触所述沟道连接部。
18.如权利要求17所述的方法，其特征在于，所述沟道连接部为空心柱状或者实心柱状。
19.如权利要求15所述的方法，其特征在于，所述连接层和所述沟道连接部构成未带有存储单元的中间串选择管，电性连接于所述第一子串和所述第二子串之间。
技术总结
本发明涉及一种非易失性存储器及其制造方法。所述非易失性存储器包括存储单元阵列和未带有存储单元的中间串选择管。存储单元阵列包括多个存储串，每个存储串包括串联的第一子串和第二子串，所述第一子串和第二子串分别包括多个存储单元。中间串选择管，连接于所述第一子串和所述第二子串之间。本发明在存储串之间连接不带有存储单元的中间串选择管，在编程期间，通过对该中间串选择管施加较高的电压，可以提高非选中存储单元的沟道电势，降低编程操作对非选中存储单元的干扰。
技术研发人员：刘红涛;黄莹;魏文喆;许锋
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：.08.08
技术公布日：.11.08
