非易失性存储器。
背景技术：
磁阻RAM(MRAM)是以磁存储元件的形式存储数据的非易失性存储器的类型。磁存储元件一般由磁隧道结(MTJ)形成，磁隧道结是由薄绝缘层分开的两个铁磁体的部件。两个铁磁体之一是被设置到特定极性的永久磁体。另一铁磁体的磁场可以发生改变以匹配外部场的磁场以存储存储器。代表性地，可以通过为相关联的晶体管供电来选择包含这样的磁存储元件的单元，该相关联的晶体管将其电流从穿过单元的供应线切换到地。由于磁隧道效应，单元的电阻由于这两个铁磁体中的场的取向而发生改变。通过测量因此产生的电流，可以确定特定单元内部的电阻(单元可以被读取)。代表性地通过在可写入板中看到的结处感应磁场来将数据写入单元。
自旋转移矩(STT)MRAM使用自旋对准的电子来影响流入层内的电子以改变它们的自旋。在电流穿过磁化层(固定磁层)的场合，电流将出现自旋极化。在每个电子通过的情况下，其自旋(角动量)将被转移到被称为自由磁层的下一磁层中的磁化，并将引起其磁化上的小变化。这实际上是磁化的转矩引起的旋进。由于电子的反射，转矩也被施加在相关联的固定磁层的磁化上。最后，如果电流超过某个临界值(由磁材料及其环境所引起的阻尼给出)，自由磁层的磁化将由一般在大约1到10纳秒的电流脉冲来切换。固定磁层的磁化可以保持不变，因为相关联的电流由于几何结构或由于相邻的反铁磁层而低于其阈值。
自旋转移矩可以用于翻转磁随机存取存储器中的磁存储元件。自旋转移矩MRAM或STT-MRAM相对于使用磁场来翻转有源元件的常规磁随机存取存储器(MRAM)而言具有更低的功率消耗和更好的可缩放性的优点。然而，在STT-MRAM器件制造和使用的领域中仍然需要明显的改进。
附图说明
图1示出STT-MRAM存储器位单元的示意图。
图2示出包括多个STT-MRAM存储器位单元的集成电路基板的一部分的横截面侧视图。
图3是穿过图2的线3-3’的存储器单元阵列的顶部平面图。
图4示出穿过图2的线4-4’的STT-MRAM存储器单元阵列的顶部平面图。
图5示出以波形图案布置在基板上的图案化特征子单元的组件的顶部平面图。
图6示出图5的结构的横截面侧视图，并示出基板上的图案化特征子单元的第一组。
图7示出图5的结构的横截面侧视图，并示出基板上的图案化特征子单元的第二组。
图8示出在光学接近修正之后的在图5中所示的图案化特征的顶视图。
图9示出具有放置在基板的表面上的多个图案化特征和共形地叠加在图案化特征上面的电介质层的半导体基板的横截面侧视图。
图10示出在电介质层的各向异性蚀刻之后的图9的结构。
图11示出在图案化特征的去除之后的图10的结构。
图12示出图11的结构的顶视图并示出基板上的电介质材料间隔体中的两个。
图13示出在将基板图案化以形成鳍状物结构之后的图12的结构。
图14示出在去除电介质材料之后的图13的结构。
图15示出图14的结构的顶视图并示出具有图案化特征的轮廓的相邻鳍状物结构，相邻鳍状物结构由所述图案化特征形成。
图16示出电子系统的实施例的方框图。
图17示出计算设备的实施例。
具体实施方式
在一个实施例中，描述了6F2非易失性存储器位单元的布局架构和技术特征。在一个实施例中，装置包括被布置成栅格的存储器单元阵列，所述栅格由被布置成相对于彼此总体上正交取向的字线和位线来限定。存储器单元阵列的单元包括非易失性存储器部件和存取晶体管。存取晶体管包括扩散区，该扩散区被设置为相对于相关联的字线成锐角。还公开了形成用于6F2非易失性存储器位单元的装置和架构的方法(集成电路基板包括具有6F2的有效尺寸的存储器单元阵列)。
图1示出非易失性存储器位单元的示意图，该非易失性存储器位单元是STT-MRAM存储器位单元。位单元100包括STT-MRAM存储器元件或部件110。如在插图中所示的，在STT-MRAM存储器部件110是自旋转移矩元件的场合，这样的元件代表性地包括：例如由钌构成的底部电极1102，并且例如由钴铁硼(CoFeB)构成的固定磁层1104与底部电极1102相邻；例如由钽构成的顶部电极1116，其与例如由CoFeB构成的自由磁层1118相邻；以及设置在固定磁层1104与自由磁层1118之间的例如由氧化镁(MgO)构成的隧道势垒或电介质层1122。在实施例中，自旋转移矩元件基于垂直的磁力。最后，第一电介质元件1123和第二电介质元件1124可以形成为与顶部电极1116、自由磁层1118和隧道势垒电介质层1122相邻。
STT-MRAM存储器部件110连接到位线160。顶部电极1116可以电连接到位线160。STT-MRAM存储器部件110还连接到与位单元100相关联的存取晶体管120。存取晶体管120包括扩散区，其包括结区130(源极区)、结区140(漏极区)、在结区与沟道区上的栅极电极150之间或将结区与栅极电极150分开的沟道区。如所示的，STT-MRAM存储器部件110连接到存取晶体管120的结区140。底部电极1102连接到结区。位单元100中的结区130连接到源极线170。最后，栅极电极150电连接到字线155。
图2示出包括多个STT-MRAM存储器位单元的集成电路基板的一部分的横截面侧视图。在一个实施例中，集成电路结构是由STT-MRAM存储器单元的栅格构建的存储器设备。参考图2，结构200包括例如由诸如硅等单晶半导体材料构成的基板210。基板210具有在其上形成的多个器件，包括由晶体管220代表的晶体管器件。这样的晶体管可以是例如单栅极或多栅极器件或这两者。如所示的，晶体管220包括扩散区，扩散区包括结区230(源极区)和结区240(漏极区)以及在结区之间的沟道区235。晶体管220还包括例如由多晶硅材料或金属材料构成的栅极电极250。
叠加在图2中的基板210上的器件(例如晶体管220)上面的是层间电介质245。在层间电介质245上的是图案化金属线(M1)，其在这个实施例中是源极线255。如所示的，设置在源极线255与结区230之间的是导电通孔258。代表性地，导电通孔258例如是钨，并且源极线255例如是铜。在一个实施例中，导电通孔258和源极线255可以例如由金属镶嵌技术形成。
图2还示出叠加在第一金属线(源极线255)上面的层间电介质259和形成在层间电介质259的表面上的图案化第二金属线260。图2还示出穿过层间电介质259和层间电介质245延伸到晶体管220的结区240的柱状接触部285。在一个实施例中，柱状接触部285是设置在电介质材料(层间电介质245和层间电介质259)中且不与第一金属层(源极线255)接触的导电材料，例如铜或钨。代表性地，柱状接触部285自对准到源极线255。代表性地，柱状接触部285和第二金属线260由金属镶嵌技术形成。
在结构200中的第二金属线层处，同样设置在层间电介质259的表面上的是再分布层280。在一个实施例中，再分布层280具有由长度l和进出页面的宽度限定的面积。再分布层280的面积大于通过柱状接触部285的端部的横截面面积。如所示，柱状接触部285的端部接触再分布层280的基部的面积，而相对的端部接触存取晶体管220的结区240。连接到再分布层280的相对侧的是STT-MRAM存储器元件275。在一个实施例中，STT-MRAM存储器元件275是在STT-MRAM位单元内的磁电隧道结(MTJ)存储器器件。叠加在STT-MRAM存储器部件275上面的是包括例如由铜构成的位线270的第三金属层。
如图2所示，STT-MRAM存储器部件275在从柱状接触部285接触再分布层280的相对侧的区域偏移的区域中接触再分布层280。换句话说，柱状接触部285和STT-MRAM存储器元件275没有轴向地对准。通过使STT-MRAM存储器部件275在再分布层280上相对于柱状接触部285偏移，STT-MRAM存储器部件275可以放置在位单元205(以虚线示出，横向尺寸是位线方向(左到右，如所观察到的))的横向中心处。将STT-MRAM存储器部件275放置在位单元205的中心上增大了在位线方向上的相邻STT-MRAM存储器部件之间的空间。图2示出在位线方向上的STT-MRAM存储器部件275的间距。图2示出3F的间距，其中F被定义为柱状接触部285的宽度的一半到栅极电极250的中心的距离。通过将STT-MRAM存储器部件放置在位单元205的中心上，在位线方向上的STT-MRAM存储器部件的3F间距被启用。
在一个实施例中，除了允许STT-MRAM存储器部件275到例如位单元205的中心的再分布以外，再分布层280还被选择为具有比柱状接触部285和层间电介质259的表面更平滑的表面的材料。对于MTJ存储器部件，例如氧化镁的隧道磁电阻(TMG)比对下面的层的表面粗糙度是敏感的。在一个实施例中，再分布层280的面积大到足以适应其表面上的存储器部件。在没有再分布层280的情况下，存储器部件275将放置在两种不同的材料上：柱状接触部285的端部和柱状接触部周围的层间电介质材料。提供用于与存储器部件275接触的一个表面，在一个实施例中，选择由诸如钽材料等材料构成的再分布层280，其与柱状接触部285的端部和层间电介质相比具有表面粗糙度减小的表面。因此，通过为再分布层280选择诸如钽等材料，再分布层280充当STT-MRAM存储器部件275与柱状接触部285之间的缓冲层。
图3是穿过图2的线3-3’的存储器单元阵列的顶部平面图。在该实施例中，阵列被布置成栅格，栅格由被布置成相对于彼此总体上正交取向的字线和源极线来限定。参考位单元205，单元包括存取晶体管220。存取晶体管220包括扩散区，扩散区包括结区230和结区240。如所示，结区230从这个平面图看位于源极线255之下，使得源极线接触部258设置在源极线255与源极线255之下(下面)的结区230之间，如所观察到的。结区240设置在相邻的源极线之间。图3还示出设置在相邻的源极线之间的柱状接触部285。如所示，存取晶体管220的扩散区还包括结区230与结区240之间的沟道区235。图3示出设置在沟道区235上的字线250(例如存取晶体管220的栅极)。如所示，沟道区235被设置为相对于字线250成锐角。插图示出沟道区235，其被设置为相对于字线250的方向成例如40到80度的锐角α。存取晶体管220的成角度的沟道区使扩散区的位置倾斜以产生穿过阵列的波形扩散布局。换句话说，扩散区具有在横向方向(左到右，如所观察到的)上延伸并包括结区240和结区230的长度尺寸。成角度的沟道区使结区240的端部在横向方向上从结区230的开始部分移位。图3还示出通常在长度尺寸上彼此平行的偏移结区。倾斜的扩散允许存取晶体管220的源极和漏极结连接到处于2F源极线间距内的源极线接触部258和柱状接触部285，其中F是金属一间距的一半。图3还示出在阵列中的柱状接触部彼此相邻而不是由其间的源极线接触部间隔开的区域中形成在阵列中的不活动或虚设字线251。
图4示出穿过图2的线4-4’的STT-MRAM存储器单元阵列的顶部平面图。图4示出形成在柱状接触部285(未示出)上的再分布层280和连接到再分布层280并从再分布层280的相对侧上的柱状接触部285的接触位置偏移(到右边)的STT-MRAM存储器部件275，如所观察到的。图4示出处于位单元205的中心的STT-MRAM存储器部件275。图4还示出连接到STT-MRAM存储器部件275的位线270。图4示出STT-MRAM存储器部件275通过使用再分布层而移动到位单元的适当中心。STT-MRAM存储器部件的中心化允许存储器部件的均匀间隔，使得位线270、源极线255和存储器部件在字线方向上的同一2F间距上。
在图3和图4中呈现的图示中，存取晶体管具有波形扩散布局。图5-15描述实现6F2单元中的波形扩散布局的方法。所描述的方法是针对具有鳍状物扩散的多栅极晶体管器件。一般，在集成电路结构的逻辑区域中，图案化特征用于形成用于在逻辑区域中限定晶体管鳍状物扩散区的间隔体或硬掩模。图案化特征一般具有长矩形形状，且间隔体形成在其相对的侧壁上。为了形成存储器单元阵列中的波形扩散布局，修改了这样的图案化特征。图5示出以波形图案布置在基板上的图案化特征子单元的组件的顶部平面图。子单元共用公共宽度尺寸ω，如用于限定逻辑区域中的晶体管鳍状物的图案化特征(特征310)将使用的。图案包括两组矩形子单元：布置在基板上的子单元325和子单元330。图案化特征子单元被放置为相对于可能在逻辑区域中使用的线性图案化特征(特征310)的中心线具有偏移。如图5所示，图案化特征子单元325被定位为具有特征310的中心线315下面的每个子单元的占优势部分，而图案化特征子单元330被定位为具有中心线315之上的每个子单元的占优势部分。在图案化特征子单元325与图案化特征子单元330之间的凹凸产生了由子单元的组件所限定的图案化特征中的重复的波形图案。所述凹凸限定了存取晶体管的倾斜的鳍状物扩散。布局中的扩散凹凸的尺寸限定了鳍状物扩散区的曲率并可以被优化以实现6F2单元布局。图5示出了图案化特征子单元325的长度等于4F，而图案化特征子单元330的长度等于2F。图6示出图5的结构的横截面侧视图，并示出基板上的图案化特征子单元325。图7示出图5的结构的横截面侧视图，并示出基板上的图案化特征子单元330。
光学接近修正(OPC)是可以用于补偿由于过程效应的衍射而引起的图像误差的光刻增强技术。图8示出在OPC之后的图5中所示的图案化特征的实施例的顶视图。去除了将图5中的图案化特征子单元325和图案化特征子单元330分开的尖锐边缘。图案化特征320具有可以用于将类似的图案转移到半导体基板以形成期望波形扩散鳍状物的波形图案。图9-15描述了这样的鳍状物的形成。图9示出具有放置在基板的表面上的多个图案化特征和共形地叠加在图案化特征上面的电介质层的半导体基板的横截面侧视图。图9示出例如由单晶硅构成的基板350。在其表面上的是例如由光致抗蚀剂、硅或碳构成的图案化特征320。叠加在图案化特征320上面的是硬掩模材料355。在一个实施例中，硬掩模材料355是例如以共形方式通过化学气相沉积(CVD)所沉积的氮化硅。在一个实施例中，针对存取晶体管的扩散区的厚度t选择电介质层355的厚度。代表性厚度在10纳米(nm)到20nm的数量级上。
图10示出在电介质层355的各向异性蚀刻之后的图9的结构。如所示，各向异性蚀刻去除了横向设置的电介质材料(如所观察到的)，且在这么做时暴露了图案化特征320。
图11示出在去除图案化特征320之后的图10的结构。在图案化特征320是光致抗蚀剂的实施例中，可以通过氧灰化来去除图案化特征320。图案化特征320的去除在基板350上留下了电介质材料355。在一个实施例中，电介质层具有2F的间距。
图12示出图11的结构的顶视图并示出基板上的电介质材料间隔体中的两个。如所示，电介质材料355的间隔体具有间隔体先前符合的图案化特征的轮廓。图12还示出在形成限定了每个间隔体结构的区段之间的间隔的开口之后的结构，例如虚设字线可能在存储器阵列中穿过该间隔(见图3-4)。使用间隔体修剪掩模垂直地切割图12中的间隔体。间隔体修剪掩模具有相等地间隔开的垂直线，其限定了将在哪里修剪间隔体。在一个实施例中，间隔体由形成在两个相邻柱状接触部之间的开口分开(见图3)。垂直线的间距是6F，并且每个垂直线的宽度在数十纳米的数量级上。
图13示出在将基板350图案化以形成鳍状物结构之后的图12的结构。在一个实施例中，电介质材料355的间隔体用作掩模以限定鳍状物的宽度，并且用例如CF3蚀刻剂来将半导体材料蚀刻到期望的鳍状物厚度。
图14示出在去除电介质材料之后的图13的结构。在一个实施例中，可以通过蚀刻来去除电介质材料。图14示出基板350，其包括基板上的鳍状物结构3510。鳍状物结构3510具有2F的间距。
图15示出图14的结构的顶视图并示出具有图案化特征的轮廓的相邻鳍状物结构，相邻鳍式结构由图案化特征形成。图15还代表性地示出字线(用虚线示出的字线355)的位置、代表性存储器位单元370和存取晶体管360的定位。在形成了如所述的鳍状物扩散特征后，参考图2所述的过程可以用于形成如例如关于图3和4所述的6F2存储器单元阵列。
图16示出电子系统400的实施例的方框图。电子系统400可以连接到例如便携式系统、计算机系统、过程控制系统或利用处理器和相关联的存储器的任何其它系统。在该实施例中，电子系统400包括微处理器402(具有处理器404和控制单元406)、存储器设备408和输入/输出设备410(应理解，在各种实施例中，电子系统400可以具有多个处理器、控制单元、存储器设备单元和/或输入/输出设备)。在一个实施例中，电子系统400具有一组指令，其定义了要由处理器400对数据执行的操作以及在处理器404、存储器设备408和输入/输出设备410之间的其它交易。控制单元406通过循环通过使指令从存储器设备408被取回并执行的一组操作来协调处理器404、存储器设备408和输入/输出设备410的操作。存储器设备408可以包括元件，例如如本文所述的自旋转移矩MRAM元件或其它类型的易失性和非易失性存储器部件。在实施例中，存储器设备408嵌入在微处理器402中。
图17示出根据一种实施方式的计算设备500。计算设备500容纳板502。板502可以包括多个部件，包括但不限于处理器504和至少一个通信芯片506。处理器504物理地和电气地连接到板502。在一些实施方式中，至少一个通信芯片506也可以物理地和电气地耦合到板502。在其它实施方式中，通信芯片506可以以是处理器504的部分。
根据其应用，计算设备500可以包括可以或可以不物理地和电气地耦合到板502的其它部件。这些其它部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
通信芯片506实现用于往返于计算设备500的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体电介质来传递数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关联的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片506可以实现多种无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片506可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备500的处理器504包括封装在处理器504内的集成电路管芯。在一些实施方式中，处理器的集成电路管芯包括一个或多个设备，例如根据本文所述的实施方式构建的非易失性存储器(例如STT-MRAM存储器)。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片506还包括封装在通信芯片506内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个设备，例如根据实施方式构建的自旋转移矩存储器。
在其它实施方式中，容纳在计算设备500内的另一部件可以包含集成电路管芯，其包括一个或多个设备，例如根据实施方式构建的非易失性存储器(例如STT-MRAM存储器)。
在各种实施方式中，计算设备500可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在其它实施方式中，计算设备500可以是处理数据的任何其它电子设备。
相应地，一个或多个实施例通常涉及微电子存储器的制造。微电子存储器可以是非易失性的，其中存储器即使在未被供电时也可以保留所存储的信息。本发明的一个或多个实施例涉及用于非易失性微电子存储器设备的自旋转移矩存储器元件的制造。这样的元件可以用于嵌入式或独立的非易失性存储器，以用于其非易失性或作为嵌入式和独立的动态随机存取存储器(DRAM)的替换。例如，这样的元件可以用于在给定技术节点内的竞争性单元尺寸下的1T-1X存储器(X＝电容器或电阻器)。
示例
示例1是一种装置，其包括：被布置成栅格的存储器单元阵列，所述栅格由在相对于彼此总体上正交的取向上的字线和位线来限定，存储器单元阵列的单元包括非易失性存储器部件和存取晶体管，其中，存取晶体管包括扩散区，扩散区包括被设置为相对于相关联的字线成锐角的部分。
在示例2中，示例1的装置中的非易失性存储器部件是STT-MRAM存储器部件。
在示例3中，示例1的装置中的单元包括耦合到电阻存储器部件和存取晶体管的扩散区的柱状接触部。
在示例4中，示例3的装置中的存储器部件设置在位线与源极线之间，并且柱状接触部自对准到源极线。
在示例5中，示例4的装置中的源极线耦合到扩散区，并且源极线间距是2F。
在示例6中，示例3的装置还包括设置在存储器部件与柱状接触部之间的再分布层，并且存储器部件和单元中的柱状接触部的相对位置是偏移或相异的。
在示例7中，示例6的装置中的再分布层包括相对于柱状接触部的端部的表面具有减小的表面粗糙度的表面。
在示例8中，示例6的装置中的位线间距是2F。
在示例9中，示例2的装置中的存储器部件包括磁隧道结。
示例10是一种方法，其包括：在基板上引入多个特征；在多个特征上共形地引入间隔体材料，间隔体材料具有针对存取晶体管的扩散区所选择的厚度；各向异性地蚀刻间隔体材料以暴露多个特征；去除多个特征；蚀刻基板以形成多个鳍状物，每个鳍状物包括具有长度尺寸的主体，主体包括通常平行于彼此并通过成角度的沟道区偏移的多个第一结区和多个第二结区，成角度的沟道区在长度尺寸上使第一结区的端部从第二结区的开始部分移位；去除间隔体材料；以及在多个鳍状物中的每个的沟道区上引入栅极电极，其中栅极电极被布置成相对于多个第一结区和第二结区总体上正交的取向。
在示例11中，示例10的方法中引入的多个特征中的每一个包括具有长度尺寸的主体，主体包括通常平行于彼此并通过成角度的部分偏移的多个第一部分和多个第二部分，成角度的部分在长度尺寸上使第一部分的端部从第二部分的开始部分移位。
在示例12中，示例10的方法中的多个鳍状物的相应鳍状物之间的间距是2F。
在示例13中，示例10的方法还包括：形成多个源极线，多个源极线中的每个被布置成相对于栅极电极总体上正交的取向；以及形成多个第一结区中的结区与源极线之间的接触部。
在示例14中，示例10的方法还包括：形成去往多个第二结区中的相应结区的多个柱状接触部；在多个柱状接触部中的相应柱状接触部上形成多个再分布层，其中多个柱状接触部中的柱状接触部接触多个再分布层中的再分布层的第一侧；以及在多个再分布层中的相应再分布层的第二侧上形成多个非易失性存储器部件，其中再分布层中的相应再分布层使柱状接触部和非易失性存储器部件的对准偏移。
在示例15中，示例14的方法中的多个柱状接触部自对准到多个源极线中的相应源极线。
在示例16中，示例14的方法还包括形成多个位线，其中多个非易失性存储器部件耦合到多个位线中的相应位线。
在示例17中，示例16的方法中的相邻非易失性存储器部件的沿位线方向的间距是3F。
在示例18中，在蚀刻基板以形成多个鳍状物之前，示例10的方法包括用间隔体修剪掩模来蚀刻间隔体材料，以用于在虚设字线处将限定存取晶体管的第一和第二结的间隔体硬掩模分开。
在示例19中，具有6F2的有效尺寸的存储器单元阵列的集成基板是通过示例10-18中的任一项的方法形成的。
示例20是包括集成电路基板的装置，集成电路基板包括具有6F2的有效尺寸的存储器单元阵列，阵列被布置成栅格，所述栅格由被布置成相对于彼此总体上正交取向的字线和位线来限定，存储器单元阵列的单元包括非易失性存储器部件和存取晶体管，其中存取晶体管包括被设置为相对于相关联的字线成锐角的沟道区、和耦合到源极线的第一结区以及通过非易失性存储器部件耦合到位线的第二结区。
在示例21中，示例20的装置中的非易失性存储器部件是STT-MRAM存储器部件。
在示例22中，示例20的装置中的电阻存储器部件耦合到位线，并且每个单元还包括将存储器部件耦合到存取晶体管的第二结区的柱状接触部。
在示例23中，在单元中，示例22的装置中的存储器部件设置在位线与源极线之间，并且柱状接触部自对准到源极线。
在示例24中，示例23的装置还包括设置在存储器部件与柱状接触部之间的再分布层，并且单元中的存储器部件和柱状接触部的相对位置是相异的。
在示例25中，示例20-24中的任一项的装置中的存储器部件包括磁隧道结。
在上面的描述中，为了解释的目的，阐述了很多具体细节，以便提供对实施例的彻底理解。然而对本领域中的技术人员显而易见的是，可以在没有这些具有细节中的一些细节的情况下实践一个或多个其它实施例。所述的特定实施例并非被提供用于限制本发明而是用于说明它。本发明的范围不应由上面提供的具体示例确定而是仅由所附权利要求确定。在其它实例中，以方框图的形式而非细节的形式示出公知的结构、设备和操作以避免使本描述难以理解。在被考虑为适当的场合，附图标记或附图标记的末端部分在附图中被重复以指示可能可选地具有相似特性的对应或相似的元件。
还应认识到，在整个这个说明书中对“一个实施例”、“实施例”、“一个或多个实施例”或“不同实施例”的提及例如意指特定特征可以被包括在本发明的实践中。类似地，应认识到，在本描述中，为了使本公开简单化并帮助理解各种创造性方面，各种特征有时在单个实施例、附图或其描述中被集中在一起。然而，本公开内容的这个方法不应被解释为反映本发明需要比每个权利要求中明确列举的更多的特征的意图。更确切地，如下面的权利要求反映的，创造性方面可以存在于少于单个所公开的实施例的所有特征中。因此，在具体实施方式后面的权利要求由此被明确地并入具体实施方式中，每个权利要求独立地作为本发明的单独实施例。
技术特征：
1.一种包括存储器单元阵列的装置：
所述存储器单元阵列被布置成栅格，所述栅格由在相对于彼此总体上正交的取向上的字线和位线来限定，存储器单元阵列的单元包括非易失性存储器部件和存取晶体管，其中，所述存取晶体管包括扩散区，其中，所述扩散区的部分被设置为相对于相关联的字线成锐角，
其中，所述单元还包括柱状接触部和设置在所述存储器部件的底部电极与所述柱状接触部之间的再分布层，所述柱状接触部耦合到所述存储器部件和所述存取晶体管的所述扩散区，并且其中，所述单元中的所述存储器部件和所述柱状接触部的相对位置通过所述再分布层而偏移。
2.如权利要求1所述的装置，其中，所述非易失性存储器部件是STT-MRAM存储器部件。
3.如权利要求1所述的装置，其中，所述存储器部件设置在所述位线与源极线之间，并且所述柱状接触部与所述源极线自对准。
4.如权利要求3所述的装置，其中，所述源极线耦合到所述扩散区，并且源极线间距是2F。
5.如权利要求1所述的装置，其中，所述再分布层包括相对于所述柱状接触部的端部的表面具有减小的表面粗糙度的表面。
6.如权利要求1所述的装置，其中，位线间距是2F。
7.如权利要求2所述的装置，其中，所述非易失性存储器部件包括磁隧道结。
8.一种用于形成存储器单元阵列的方法，包括：
在基板上引入多个特征；
在所述多个特征上共形地引入间隔体材料，所述间隔体材料具有为存取晶体管的结区所选择的厚度；
各向异性地蚀刻所述间隔体材料以暴露所述多个特征；
去除所述多个特征；
蚀刻所述基板以形成多个鳍状物，每个鳍状物包括具有长度尺寸的主体，所述主体包括多个第一结区和多个第二结区，所述多个第一结区和所述多个第二结区总体上彼此平行并且通过成角度的沟道区而偏移，所述成角度的沟道区在所述长度尺寸上使第一结区的端部从第二结区的开始部分移位；
去除所述间隔体材料；以及
在所述多个鳍状物中的每个鳍状物的沟道区上引入栅极电极，其中，所述栅极电极被布置在相对于所述多个第一结区和所述第二结区总体上正交的取向上。
9.如权利要求8所述的方法，其中，引入的所述多个特征中的每个特征包括具有长度尺寸的主体，所述主体包括多个第一部分和多个第二部分，所述多个第一部分和所述多个第二部分总体上彼此平行并且通过成角度的部分而偏移，所述成角度的部分在所述长度尺寸上使第一部分的端部从第二部分的开始部分移位。
10.如权利要求8-9中任一项所述的方法，其中，所述多个鳍状物的相应鳍状物之间的间距是2F。
11.如权利要求8-9中任一项所述的方法，还包括：
形成多个源极线，所述多个源极线中的每个源极线被布置在相对于所述栅极电极总体上正交的取向上；以及
在所述多个第一结区中的结区与所述源极线之间形成接触部。
12.如权利要求8-9中任一项所述的方法，还包括：
形成去往所述多个第二结区中的相应结区的多个柱状接触部；
在所述多个柱状接触部中的相应柱状接触部上形成多个再分布层，其中，所述多个柱状接触部中的柱状接触部接触所述多个再分布层中的再分布层的第一侧；以及
在所述多个再分布层中的相应再分布层的第二侧上形成多个非易失性存储器部件，其中，所述再分布层中的相应再分布层使柱状接触部与非易失性存储器部件的对准偏移。
13.如权利要求12所述的方法，其中，所述多个柱状接触部自对准到多个源极线中的相应的源极线。
14.如权利要求12所述的方法，还包括形成多个位线，其中，所述多个非易失性存储器部件耦合到所述多个位线中的相应的位线。
15.如权利要求14所述的方法，其中，相邻非易失性存储器部件沿位线方向的间距是3F。
16.如权利要求8所述的方法，其中，在蚀刻所述基板以形成多个鳍状物之前，所述方法包括用间隔体修剪掩模来蚀刻所述间隔体材料，以用于在虚设字线处将限定存取晶体管的第一结和第二结的间隔体硬掩模分开。
17.一种具有6F2的有效尺寸的存储器单元阵列的集成基板，由权利要求8-16中的任一项所述的方法形成。
18.一种包括集成电路基板的装置：
所述集成电路基板包括具有6F2的有效尺寸的存储器单元阵列，所述阵列被布置成栅格，所述栅格由被布置成相对于彼此总体上正交取向的字线和位线来限定，存储器单元阵列的单元包括非易失性存储器部件和存取晶体管，其中，所述存取晶体管包括被设置为相对于相关联的字线成锐角的沟道区和耦合到源极线的第一结区以及耦合到位线的第二结区；
其中，所述单元还包括柱状接触部和设置在所述存储器部件的底部电极与所述柱状接触部之间的再分布层，所述柱状接触部将所述存储器部件耦合到所述存取晶体管的所述第二结区，并且其中，所述单元中的所述存储器部件和所述柱状接触部的相对位置通过所述再分布层而偏移。
19.如权利要求18所述的装置，其中，所述非易失性存储器部件是STT-MRAM存储器部件。
20.如权利要求18所述的装置，其中，所述存储器部件耦合到所述位线。
21.如权利要求20所述的装置，其中，在所述单元中，所述存储器部件设置在位线与源极线之间，并且所述柱状接触部自对准到所述源极线。
22.如权利要求18-21中任一项所述的装置，其中，所述非易失性存储器部件包括磁隧道结。
技术总结
一种装置包括：存储器单元阵列，其被布置成栅格，所述栅格由在相对于彼此总体上正交的取向上的字线和位线来限定，存储器单元包括电阻存储器部件和存取晶体管，其中，所述存取晶体管包括扩散区，扩散区被设置为相对于相关联的字线成锐角。一种方法包括：蚀刻基板以形成多个鳍状物，每个鳍状物包括具有长度尺寸的主体，主体包括总体上平行于彼此并通过成角度的沟道区偏移的多个第一结区和多个第二结区，成角度的沟道区在长度尺寸上使第一结区的端部从第二结区的开始部分移位；去除间隔体材料；以及在多个鳍状物中的每个鳍状物的沟道区上引入栅极电极。
技术研发人员：王奕
受保护的技术使用者：英特尔公司
技术研发日：.03.28
技术公布日：.11.05
